开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > Windows CE > 查看源码
sockpd.h
资源名称：SMDK2440.rar　[点击查看]
上传用户：qiulin1960
上传日期：2013-10-16
资源大小：2844k
文件大小：8k
源码类别：

Windows CE

开发平台：

Windows_Unix

sockpd.h：源码内容
  1. /*++
  2. THIS CODE AND INFORMATION IS PROVIDED "AS IS" WITHOUT WARRANTY OF
  3. ANY KIND, EITHER EXPRESSED OR IMPLIED, INCLUDING BUT NOT LIMITED TO
  4. THE IMPLIED WARRANTIES OF MERCHANTABILITY AND/OR FITNESS FOR A
  5. PARTICULAR PURPOSE.
  6. Copyright (c) 2002. Samsung Electronics, co. ltd  All rights reserved.
  8. Module Name:  
  10. Abstract:
  12.     Platform dependent PCMCIA definitions for Intel 82365 compatible socket
  13.     controller.
  15. Rev:
  16. 2001.12.12 : add S3C2400 Specific definitions (kwangyoon LEE, kwangyoon@samsung.com)
  18. Notes: 
  19. --*/
  21. #define PD6710 1
  23. #define REG_CHIP_REVISION 0x00
  24. #define REG_INTERFACE_STATUS 0x01
  25. #define REG_POWER_CONTROL 0x02
  26. #define REG_INTERRUPT_AND_GENERAL_CONTROL 0x03
  27. #define REG_CARD_STATUS_CHANGE 0x04
  28. #define REG_STATUS_CHANGE_INT_CONFIG 0x05
  29. #define REG_WINDOW_ENABLE 0x06
  30. #define REG_IO_WINDOW_CONTROL 0x07
  31. #define REG_IO_MAP0_START_ADDR_LO 0x08
  32. #define REG_IO_MAP0_START_ADDR_HI 0x09
  33. #define REG_IO_MAP0_END_ADDR_LO 0x0A
  34. #define REG_IO_MAP0_END_ADDR_HI 0x0B
  35. #define REG_IO_MAP1_START_ADDR_LO 0x0C
  36. #define REG_IO_MAP1_START_ADDR_HI 0x0D
  37. #define REG_IO_MAP1_END_ADDR_LO 0x0E
  38. #define REG_IO_MAP1_END_ADDR_HI 0x0F
  39. #define REG_MEM_MAP0_START_ADDR_LO 0x10
  40. #define REG_MEM_MAP0_START_ADDR_HI 0x11
  41. #define REG_MEM_MAP0_END_ADDR_LO 0x12
  42. #define REG_MEM_MAP0_END_ADDR_HI 0x13
  43. #define REG_MEM_MAP0_ADDR_OFFSET_LO 0x14
  44. #define REG_MEM_MAP0_ADDR_OFFSET_HI 0x15
  45. #define REG_GENERAL_CONTROL 0x16
  47. #ifdef PD6710
  48. // PD6710 register
  49. #define REG_FIFO_CTRL 0x17
  50. #endif
  52. #define REG_MEM_MAP1_START_ADDR_LO 0x18
  53. #define REG_MEM_MAP1_START_ADDR_HI 0x19
  54. #define REG_MEM_MAP1_END_ADDR_LO 0x1A
  55. #define REG_MEM_MAP1_END_ADDR_HI 0x1B
  56. #define REG_MEM_MAP1_ADDR_OFFSET_LO 0x1C
  57. #define REG_MEM_MAP1_ADDR_OFFSET_HI 0x1D
  58. #define REG_GLOBAL_CONTROL 0x1E
  59. #define REG_CHIP_INFO 0x1F
  60. #define REG_MEM_MAP2_START_ADDR_LO 0x20
  61. #define REG_MEM_MAP2_START_ADDR_HI 0x21
  62. #define REG_MEM_MAP2_END_ADDR_LO 0x22
  63. #define REG_MEM_MAP2_END_ADDR_HI 0x23
  64. #define REG_MEM_MAP2_ADDR_OFFSET_LO 0x24
  65. #define REG_MEM_MAP2_ADDR_OFFSET_HI 0x25
  67. #ifdef PD6710
  68. // PD6710 register
  69. #define REG_ATA_CTRL 0x26
  70. #define REG_SCRATCHPAD 0x27
  71. #endif
  73. #define REG_MEM_MAP3_START_ADDR_LO 0x28
  74. #define REG_MEM_MAP3_START_ADDR_HI 0x29
  75. #define REG_MEM_MAP3_END_ADDR_LO 0x2A
  76. #define REG_MEM_MAP3_END_ADDR_HI 0x2B
  77. #define REG_MEM_MAP3_ADDR_OFFSET_LO 0x2C
  78. #define REG_MEM_MAP3_ADDR_OFFSET_HI 0x2D
  80. #ifdef PD6710
  81. // PD6710 register
  82. #define REG_EXTENDED_INDEX 0x2E
  83. #define REG_EXTENDED_DATA 0x2F
  84. #endif
  86. #define REG_MEM_MAP4_START_ADDR_LO 0x30
  87. #define REG_MEM_MAP4_START_ADDR_HI 0x31
  88. #define REG_MEM_MAP4_END_ADDR_LO 0x32
  89. #define REG_MEM_MAP4_END_ADDR_HI 0x33
  90. #define REG_MEM_MAP4_ADDR_OFFSET_LO 0x34
  91. #define REG_MEM_MAP4_ADDR_OFFSET_HI 0x35
  93. #ifdef PD6710
  94. #define REG_CARD_IO_MAP0_OFFSET_L  0x36
  95. #define REG_CARD_IO_MAP0_OFFSET_H  0x37
  96. #define REG_CARD_IO_MAP1_OFFSET_L  0x38
  97. #define REG_CARD_IO_MAP1_OFFSET_H  0x39
  98. #define REG_SETUP_TIMING0 0x3a
  99. #define REG_CMD_TIMING0 0x3b
  100. #define REG_RECOVERY_TIMING0 0x3c
  101. #define REG_SETUP_TIMING1 0x3d
  102. #define REG_CMD_TIMING1 0x3e
  103. #define REG_RECOVERY_TIMING1 0x3f
  104. #define REG_LAST_INDEX  REG_RECOVERY_TIMING1
  105. #else
  106. #define REG_LAST_INDEX  REG_MEM_MAP4_ADDR_OFFSET_HI
  107. #endif
  108. //
  109. // Relative offsets for memory window control registers
  110. //
  111. #define REG_MEM_MAP_START_ADDR_LO 0x00
  112. #define REG_MEM_MAP_START_ADDR_HI 0x01
  113. #define REG_MEM_MAP_END_ADDR_LO 0x02
  114. #define REG_MEM_MAP_END_ADDR_HI 0x03
  115. #define REG_MEM_MAP_ADDR_OFFSET_LO 0x04
  116. #define REG_MEM_MAP_ADDR_OFFSET_HI 0x05
  119. //
  120. // Interface status register 0x01
  121. //
  122. #define STS_BVD1 0x01
  123. #define STS_BVD2 0x02
  124. #define STS_CD1 0x04
  125. #define STS_CD2 0x08
  126. #define STS_WRITE_PROTECT 0x10
  127. #define STS_CARD_READY 0x20
  128. #define STS_CARD_POWER_ON 0x40
  129. #define STS_GPI  0x80
  131. //
  132. // Power and RESETDRV control register 0x02
  133. //
  134. #define PWR_VPP1_BIT0 0x01
  135. #define PWR_VPP1_BIT1 0x02
  136. #define PWR_VPP2_BIT0 0x04
  137. #define PWR_VPP2_BIT1 0x08
  138. #define PWR_VCC_POWER 0x10
  139. #define PWR_AUTO_POWER  0x20
  140. #define PWR_RESUME_RESET 0x40
  141. #define PWR_OUTPUT_ENABLE  0x80
  143. //
  144. // Interrupt and general control register 0x03
  145. //
  146. #define INT_IRQ_BIT0 0x01
  147. #define INT_IRQ_BIT1 0x02
  148. #define INT_IRQ_BIT2 0x04
  149. #define INT_IRQ_BIT3 0x08
  150. #define INT_ENABLE_MANAGE_INT 0x10
  151. #define INT_CARD_IS_IO  0x20
  152. #define INT_CARD_NOT_RESET  0x40
  153. #define INT_RING_INDICATE_ENABLE  0x80
  155. //
  156. // Card Status change register 0x04
  157. //
  158. #define CSC_BATTERY_DEAD_OR_STS_CHG 0x01
  159. #define CSC_BATTERY_WARNING 0x02
  160. #define CSC_READY_CHANGE 0x04
  161. #define CSC_DETECT_CHANGE 0x08
  162. #define CSC_GPI_CHANGE 0x10
  164. //
  165. // Card Status change interrupt configuration register 0x05
  166. //
  167. #define CFG_BATTERY_DEAD_ENABLE 0x01
  168. #define CFG_BATTERY_WARNING_ENABLE 0x02
  169. #define CFG_READY_ENABLE  0x04
  170. #define CFG_CARD_DETECT_ENABLE 0x08
  171. #define CFG_MANAGEMENT_IRQ_BIT0 0x10
  172. #define CFG_MANAGEMENT_IRQ_BIT1 0x20
  173. #define CFG_MANAGEMENT_IRQ_BIT2 0x40
  174. #define CFG_MANAGEMENT_IRQ_BIT3 0x80
  176. //
  177. // Address window enable register 0x06
  178. //
  179. #define WIN_MEM_MAP0_ENABLE 0x01
  180. #define WIN_MEM_MAP1_ENABLE  0x02
  181. #define WIN_MEM_MAP2_ENABLE 0x04
  182. #define WIN_MEM_MAP3_ENABLE 0x08
  183. #define WIN_MEM_MAP4_ENABLE 0x10
  184. #define WIN_MEMCS16_DECODE 0x20
  185. #define WIN_IO_MAP0_ENABLE 0x40
  186. #define WIN_IO_MAP1_ENABLE 0x80
  188. //
  189. // I/O control register 0x07
  190. //
  191. #define ICR_0_IO_16BIT 0x01
  192. #define ICR_0_IOCS16 0x02
  193. #define ICR_0_ZERO_WAIT_STATE 0x04
  194. #define ICR_0_WAIT_STATE 0x08
  195. #define ICR_1_IO_16BIT 0x10
  196. #define ICR_1_IOCS16 0x20
  197. #define ICR_1_ZERO_WAIT_STATE 0x40
  198. #define ICR_1_WAIT_STATE 0x80
  201. //
  202. // System memory address mapping start high byte register 0x11
  203. // (also 0x19, 0x21, 0x29 and 0x31)
  204. //
  205. #define MSH_ZERO_WAIT_STATE 0x40
  206. #define MSH_MEM_16BIT 0x80
  208. //
  209. // System memory address mapping stop high byte register 0x13
  210. // (also 0x1B, 0x23, 0x2B and 0x33)
  211. //
  212. #define MTH_WAIT_STATE_BIT0 0x40
  213. #define MTH_WAIT_STATE_BIT1 0x80
  215. //
  216. // Card memory offset address high byte register 0x15
  217. // (also 0x1D, 0x25, 0x2D and 0x35)
  218. //
  219. #define MOH_REG_ACTIVE 0x40
  220. #define MOH_WRITE_PROTECT 0x80
  222. //
  223. // MISC Control 1 register 0x16
  224. //
  225. #define MISC1_5V_DETECT 0x01
  226. #define MISC1_VCC_33 0x02
  227. #define MISC1_PM_IRQ 0x04
  228. #define MISC1_PS_IRQ 0x08
  229. #define MISC1_SPK_ENABLE 0x10
  230. #define MISC1_INPACK_ENABLE 0x80
  232. //
  233. // FIFO Control register 0x17
  234. //
  235. #define FIFO_EMPTY_WRITE 0x80
  237. //
  238. // MISC Control 2 register  0x1E
  239. //
  240. #define MISC2_BFS 0x01
  241. #define MISC2_LOW_POWER_MODE 0x02
  242. #define MISC2_SUSPEND 0x04
  243. #define MISC2_5V_CORE 0x08
  244. #define MISC2_LED_ENABLE 0x10
  245. #define MISC2_3STATE_BIT7 0x20
  246. #define MISC2_IRQ15_RIOUT 0x80
  248. //
  249. // Identification and revision register 0x00
  250. //
  251. #define IRR_PCIC_VERSION_MASK 0x0F
  252. #define IRR_PCIC_INTERFACE_ID0 0x40
  253. #define IRR_PCIC_INTERFACE_ID1 0x80
  256. //
  257. // Define rate that we poll after RESET waiting for PC card to
  258. // assert RDY.  Keep in mind that this only approximates the
  259. // actual interval, as Sleep() may not be accurate.
  260. //
  261. #define PCMCIA_RDY_POLL_INT 50
  262. #define PCMCIA_MAX_RDY_WAIT_TIME 2000
  264. //
  265. // Global data and functions
  266. //
  267. extern CRITICAL_SECTION g_PCIC_Crit;
  269. extern VOID PCICIndex(UINT socket_num, UINT8 register_num);
  270. extern VOID PCICDataWrite(UINT8 value);
  271. extern UINT8 PCICDataRead(VOID);
  273. #define SOCKET1_FIRST_MEMORY_WINDOW 5
  274. #define SOCKET0_FIRST_IO_WINDOW 5
  275. #define SOCKET1_FIRST_IO_WINDOW 7
  277. #ifdef DEBUG
  278. //
  279. // Debug stuff
  280. //
  282. #define ZONE_PDD DEBUGZONE(8)
  284. extern VOID DumpSocketRegisters(UINT socket);
  285. extern VOID DeltaSocketRegisters(UINT socket);
  286. #else
  287. #define DumpSocketRegisters(socket)
  288. #define DeltaSocketRegisters(socket)
  289. #endif