开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > Windows CE > 查看源码
reg4101.h
资源名称：SMDK2440.rar　[点击查看]
上传用户：qiulin1960
上传日期：2013-10-16
资源大小：2844k
文件大小：16k
源码类别：

Windows CE

开发平台：

Windows_Unix

reg4101.h：源码内容
  1. // Copyright (c) 1999-2000 Microsoft Corporation.  All rights reserved.
  2. /* Defines for Reference Platform control registers ( Read-only ) */
  3. #define ICU_BASE        0xab000080   // ICU register base address
  4. #define ICU_SYSINTREG      0x00    /* Level 1 system register */
  5. #define ICU_PIUINTREG      0x02    /* Level 2 PIU register */
  6. #define ICU_ADUINTREG      0x04    /* Level 2 ADU register */
  7. #define ICU_KIUINTREG      0x06    /* Level 2 KIU register */
  8. #define ICU_GIUINTREG      0x08    /* Level 2 GIU register */
  9. #define ICU_SIUINTREG      0x0a    /* Level 2 SIU register */
  10. #define ICU_MSYSINTREG     0x0c    /* Level 1 mask system register */
  11. #define ICU_MPIUINTREG     0x0e    /* Level 2 mask PIU register */
  12. #define ICU_MADUINTREG     0x10    /* Level 2 mask ADU register */
  13. #define ICU_MKIUINTREG     0x12    /* Level 2 mask KIU register */
  14. #define ICU_MGIUINTREG     0x14    /* Level 2 mask GIU register */
  15. #define ICU_MSIUINTREG     0x16    /* Level 2 mask SIU register */
  16. #define ICU_NMIREG         0x18    /* NMI register */
  17. #define ICU_SOFTINTREG     0x1a    /* Soft interrupt register */
  19. /* BCU registers */
  20. #define BCU_BASE         0xab000000  // BCU register base address
  21. #define BCUCNTREG        0x00        // BCU control register
  22. #define BCUBRREG         0x02        // BCU Bus restrain register
  23. #define BCUBRCNTREG      0x04        // BCU Bus restrain count register
  24. #define BCUBCLREG        0x06        // BCU CPU restrain clear register
  25. #define BCUBCLCNTREG     0x08        // BCU CPU restrain clear count register
  26. #define BCUSPEEDREG      0x0a        // BCU Access cycle change register
  27. #define BCUERRENREG      0x0c        // BCU Bus error enable register
  28. #define BCUERRCNTREG     0x0e        // BCU reflesh counter register
  29. #define PREVIDREG  0x10      // G/A revision ID
  31. /* DMA Adress registers */
  32. #define DMAAD_BASE       0xab000020  // DMA address register base address
  33. #define PADDMAADRLREG    0x00        // PAT DMA address Low register
  34. #define PADDMAADRHREG    0x02        // PAT DMA address High register
  35. #define SRXDMAADRLREG    0x04        // Serial Rx DMA Address Low register
  36. #define SRXDMAADRHREG    0x06        // Serial Rx DMA Address High register
  37. #define STXDMAADRLREG    0x08        // Serial Tx DMA Address Low register
  38. #define STXDMAADRHREG    0x0a        // Serial Tx DMA Address High register
  39. #define AUDDMAADRLREG    0x0c        // Audio DMA Address Low register
  40. #define AUDDMAADRHREG    0x0e        // Audio DMA Address High register
  41. #define KEYDMAADRLREG    0x10        // Key DMA Address Low register
  42. #define KEYDMAADRHREG    0x12        // Key DMA Address High register
  44. /* DMA Controller register */
  45. #define DMAC_BASE        0xab000040  // DMA control register base address
  46. #define DMARSTREG        0x00        // DMA reset register
  47. #define DMAIDLEREG       0x02        // DMA Idle register
  48. #define DMASENREG        0x04        // DMA sequencer enable register
  49. #define DMAMSKREG        0x06        // DMA mask register
  50. #define DMAREQREG        0x08        // DMA request register
  52. /* CMU register */
  53. #define CMU_BASE         0xab000060  // CMU register base address
  54. #define CMUCTLREG        0x00        // CMU control register
  56. /* Power Management registers */
  57. #define PMU_BASE         0xab0000a0  // PMU register base address
  58. #define PMUINTREG        0x00        // PMU interrupt/status register
  59. #define PMUCNTREG        0x02        // PMU control register
  63. /* Interval Timer & RTC Registers */
  64. #define RTCU_BASE        0xab0000c0     // Interrupt register base address
  65. #define ETIMELREG        0x04      /* Elapsed time L register */
  66. #define ETIMEMREG        0x06      /* Elapsed time M register */
  67. #define ETIMEHREG        0x08      /* Elapsed time H register */
  68. #define ECMPHREG         0x0a      /* Elapsed compare L register */
  69. #define ECMPLREG         0x0c      /* Elapsed compare M register */
  70. #define ECMPMREG         0x0e      /* Elapsed compare H register */
  71. #define RTCLLREG         0x10      /* RTC long L register */
  72. #define RTCLHREG         0x12      /* RTC long H register */
  73. #define RTCLCNTLREG      0x14      /* RTC long count L register */
  74. #define RTCLCNTHREG      0x16      /* RTC long count H register */
  75. #define TCLKCNTLREG      0x18      /* TCLK count L register */
  76. #define TCLKCNTHREG      0x1a      /* TCLK count H register */
  77. #define RTCINTREG        0x1c      /* RTC interrupt register */
  79. /* DSU registers */
  80. #define DSU_BASE         0xab0000e0   // DSU register base address
  81. #define DSUCNTREG        0x00       // DSU control register
  82. #define DSUSETREG        0x02       // DSU read time set register
  83. #define DSUCLRREG        0x04       // DSU clear register
  84. #define DSUTIMREG        0x06       // DSU elapsed time register
  85. #define DSULOADREG       0x08       // DSU count register
  87. /* GPIO registers */
  88. #define GIU_BASE         0xab000100     // GIU register base address
  89. #define GOUTENREG        0x00       // GPIO output enable register
  90. #define GPOTDATREG       0x02       // GPIO port data register
  91. #define GINTSTREG        0x04       // GPIO interrupt status register
  92. #define GINTENREG        0x06       // GPIO interrupt enable register
  93. #define GCINTSREG        0x08       // GPIO change point interrupt register
  94. #define GLINTSREG        0x0a       // GPIO interrupt Level specified register
  96. /* Touch Panel Controller registers */
  97. #define PIU_BASE         0xab000120     // PIU register base address
  98. #define PIUDATAREG       0x00       // PIU Touch panel point data register
  99. #define PIUCNTREG        0x02       // PIU control register
  100. #define PIUINTREG        0x04       // PIU interrupt couse register
  101. #define PIUSIVLREG       0x06       // PIU data sampling interval register
  102. #define PIUSTBLREG       0x08       // PIU AD converter start delay register
  103. #define PIUDOZEREG 0x0a
  105. /* Serial I/O registers */
  106. #define SIU_BASE         0xab000140    // SIU register base address
  107. #define SIURXDATREG      0x00       // SIU Rx data register
  108. #define SIUTXDATREG      0x02       // SIU Tx data register
  109. #define SIUCNTREG        0x04       // SIU control register
  110. #define SIUDLENGTHREG    0x06       // SIU RxTx data length register
  111. #define SIUINTREG        0x08       // SIU interrupt register
  112. #define SIURS232CREG     0x0a       // SIU RS232C control register
  113. #define SIUBAUDSELREG    0x0c       // SIU baudrate select register
  117. /* Audio registers */
  118. #define ADU_BASE         0xab000162    // ADU register base address
  119. #define ADUDATREG        0x00       // ADU data register
  120. #define ADURESETREG      0x02       // ADU reset register
  121. #define ADUMODEREG       0x04       // ADU Mode select register
  122. #define ADUSEQENREG      0x06       // ADU Sequencer enable register
  123. #define ADUMUTEREG       0x08       // ADU Mute control register
  124. #define ADUSTATREG       0x0a       // ADU status register
  125. #define ADUSTPPAGEREG    0x0c       // ADU DMA stop at page register
  126. #define ADUVALIDREG      0x0e       // ADU counter valid bits register
  127. #define ADUINTRREG       0x10       // ADU interrupt register
  128. #define ADUCOUNT0REG     0x12       // ADU counter 0 register
  129. #define ADUCOUNT1REG     0x14       // ADU counter 1 register
  130. #define ADUREPNUMREG     0x16       // ADU PWM repeat number register
  131. #define ADUBUSENREG      0x18       // ADU bus I/F enable register
  134. /* Key Scanner register */
  135. #define KIU_BASE         0xab000180      // KIU register base address
  136. #define KIUDATREG        0x00       // KIU Keydata register
  137. #define KIUASCANREG      0x04       // KIU Key auto scan register
  138. #define KIUASTOPREG      0x06       // KIU Key auto stop register
  139. #define KIUSCANREG       0x08       // KIU Key scan register
  140. #define KIUSTOPREG       0x0a       // KIU Key stop register
  141. #define KIUSAPREG        0x0c       // KIU Key stop at page register
  142. #define KIUSCANSREG      0x0e       // KIU Scan status register
  143. #define KIUWKSREG        0x10       // KIU Wait keyscan stable register
  144. #define KIUWKIREG        0x12       // KIU Wait keyscan interval register
  145. #define KIUSRNREG        0x14       // KIU stop repeat number register
  146. #define KIUINTREG        0x16       // KIU interrupt register
  147. #define KIURSTREG        0x18       // KIU reset register
  148. #define KIUENREG         0x1a       // KIU enable register
  149. #define KIUDOZEREG 0x1c
  151. // Level 1 system interrupt / mask
  152. #define BatIntr     0x0001       /* Battery is decreased when power on */
  153. #define PowerIntr   0x0002       /* PowerSW is ON when power on */
  154. #define RtcLongIntr 0x0004       /* Interrupt from RTC Long counter */
  155. #define AlarmIntr   0x0008       /* Compare the value of ElapseTimeX register with the value of ElapseCmpX registers */
  156. #define IsaIntr     0x0010       /* Interrupt from PCMCIA controller */
  157. #define PIUIntr     0x0020       /* Interrupt from PIU unit */
  158. #define ADUIntr     0x0040       /* Interrupt from ADU unit */
  159. #define KIUIntr     0x0080       /* Interrupt from KIU unit */
  160. #define GIUIntr     0x0100       /* Interrupt from GIU unit */
  161. #define SIUIntr     0x0200       /* Interrupt from SIU unit */
  162. #define WrberrIntr  0x0400       /* Inform Bus Error */
  163. #define SoftIntr    0x0800       /* Interrupt from SOFTINTREG */
  165. // Level 2 PIU interrupt / mask
  166. #define PadChgIntr       0x0001  /* Detects Pen touches Pad panel and releases it */
  167. #define PadDataRdyIntr   0x0002  /* Indicates to finish scanning a set of Pad data */
  168. #define PadDataLostIntr  0x0004  /* Lost scan data */
  169. #define PadIntr          0x0008  /* Crossed the Pad data to a page boundary in DMA transfer */
  170. #define PadEndIntr       0x0010  /* Crossed the Pad data to a page boundary in the case of acting KeyInter in DMA transfer */
  172. // Level 2 ADU interrupt / mask
  173. #define AudioStartIntr   0x0001  /* Informs ADU ceaquencer starts operating for new combination "M" and "N" */
  174. #define AudioIDLEIntr    0x0002  /* Informs ADU ceaquencer's status is IDLE */
  175. #define AudIntr          0x0004  /* Crossed the Audio data to a page boundary in DMA transfer */
  176. #define AudioEndIntr     0x0008  /* Crossed the Audio data to a page boundary in the case of acting AudioIntr in DMA transfer */
  178. // Level 2 KIU interrupt / mask
  179. #define KeySenseIntr     0x0001  /* Detects Key input */
  180. #define KeyDataRdyIntr   0x0002  /* Indicates to finish scanning a set of key data */
  181. #define KeyDataLostIntr  0x0004  /* Lost scan data */
  182. #define KeyIntr          0x0008  /* Crossed the Key data to a page boundary in DMA transfer */
  183. #define KeyEndIntr       0x0010  /* Crossed the Key data to a page boundary in the case of acting KeyIntr in DMA transfer */
  185. // Level 2 GIU interrupt / mask
  186. #define CardLockIntr     0x0001   /* Sets Interrupt in the case of changing the port's level */
  187. #define BattLockIntr     0x0200   /* Sets Interrupt in the case of changing the port's level */
  188. #define LcdRstIntr       0x0004   /* Sets Interrupt in the case of changing the port's level */
  189. #define LcdBrupIntr      0x0008   /* Sets Interrupt in the case of changing the port's level */
  190. #define LcdBrdnIntr      0x0010   /* Sets Interrupt in the case of changing the port's level */
  191. #define DebIntIntr       0x0020   /* Sets Interrupt in the case of changing the port's level */
  192. #define SIOPowEnIntr     0x0040  /* Sets Interrupt in the case of changing the port's level */
  193. #define IrdaPowEnIntr    0x0080  /* Sets Interrupt in the case of changing the port's level */
  194. #define PadPowEnIntr     0x0100  /* Sets Interrupt in the case of changing the port's level */
  195. #define LcdPwrIntr       0x0200  /* Sets Interrupt in the case of changing the port's level */
  196. #define LcdDpwrIntr      0x0400  /* Sets Interrupt in the case of changing the port's level */
  197. #define GPIO2            0x0800   /* reserved */
  198. #define GPIO1            0x8000   /* reserved */
  199. #define GIUmask          0x7000    /* If you use G/A Ver 1.0 , you must mask on bit12 - 14. */
  200. #define DCDChg  0x2000   /* Sets Interrupt in the case of changing the port's level */
  201. // Level 2 SIU interrupt /mask
  202. #define txIntr           0x0001  /* Crossed the send data to a page boundary in DMA transfer */
  203. #define txEndIntr        0x0002  /* Crossed the send data to a page boundary in the case of acting txIntr in DMA transfer */
  204. #define rxIntr           0x0004  /* Crossed the received data to a page boundary in DMA transfer */
  205. #define rxEndIntr        0x0008  /* Crossed the received data to a page boundary in the case of acting rxIntr in DMA transfer */
  206. #define rxGetCharIntr    0x0010  /* Informs to finish received character */
  207. #define rxLostCharIntr   0x0020  /* Informs to lost a received character */
  208. #define CTSchgIntr       0x0040  /* Changes CTS status */
  209. #define DSRchgIntr       0x0080  /* Changes DSR status */
  210. #define DCDchgIntr       0x0100  /* Changes DCD status */
  211. #define FEIntr           0x0200  /* Detects flaming error */
  212. #define BrkIntr          0x0400  /* Detects Break signal */
  214. // SOFT interrupt
  215. // #define SoftIntr         0x0001  /* INTB interrupt */
  217. // NMI
  218. #define NMIorINT         0x0001     /* BatIntr is NMI or INTB */
  220. //
  221. // Interrupt Clear Register & Bit  (W1C)
  222. //
  224. /* 
  225.   Interrupt clear bits for each unit in G/A.
  226. */
  228. // PMUINTREG
  229. #define BatIntr_clr          0x0002     // PMUINTREG writing
  230. #define PowerIntr_clr        0x0001     // PMUINTREG writing
  232. // RTC Unit
  233. #define RtcLongIntr_clr      0x0001     // RTCINTREG writing
  234. #define AlarmIntr_clr        0x0002     // RTCINTREG writing (ElapseTimeIntr)
  236. //PCMCIA controller
  237. #define IsaIntr_clr_index     0x83      // PCMCIA controler's index register writing
  238. #define IsaIntr_clr           0x0       // PCMCIA controler's DATA register writing
  240. // PIU Unit
  241. #define PIUIntr_clr          0x001f     // PIUINTREG writing
  243. // ADU Unit
  244. #define ADUIntr_clr          0x000f     // ADUINTRREG writing
  246. // KIU Unit
  247. #define KIUIntr_clr          0x001f     // KIUINTREG writing
  249. // GIU Unit
  250. #define GIUIntr_clr          0x1fff     // GIUINTSTREG writing
  252. // SIU Unit
  253. #define SIUIntr_clr          0x07ff    // SIUINTREG writing
  255. // BCU Unit
  256. #define WrberrIntr_clr       0x0001    //BCUERRENREG writing
  258. // Software interrupt
  259. #define SoftIntr_clr         0x0000    // SOFTINTREG(0xab00009a) writing
  261. // args for InitGA()
  262. #define COLDBOOT 0
  263. #define WARMBOOT 1
  266. #define INTRGRP_TCH (PadIntr | PadEndIntr | PadDataRdyIntr | PadDataLostIntr)
  267. #define INTRGRP_TCH_CHG (PadChgIntr)
  268. #define INTRGRP_KEY (KeySenseIntr | KeyDataRdyIntr | KeyDataLostIntr | KeyIntr | KeyEndIntr)
  269. //#define INTRGRP_SERIAL (txIntr | txEndIntr | rxIntr | rxEndIntr | rxLostCharIntr| 
  270. //  CTSchgIntr | DSRchgIntr | DCDchgIntr | FEIntr | BrkIntr)
  271. // For Debug 96.6.17
  272. #define INTRGRP_SERIAL (txIntr | txEndIntr | rxIntr | rxEndIntr | rxLostCharIntr| 
  273.  CTSchgIntr | DSRchgIntr | FEIntr | BrkIntr)
  274. #define INTRGRP_AUDIO (AudioIDLEIntr | AudIntr | AudioEndIntr)
  275. #define INTRGRP_GPIO    (DCDChg | BattLockIntr)
  276. #define INTRGRP_POW     (PowerIntr  | BatIntr)
  280. #define SAVE_ICU_REGS
  282. // CPU registers
  283. #define REGCPU_AT 0x00
  284. #define REGCPU_V0 0x04
  285. #define REGCPU_V1 0x08
  286. #define REGCPU_A0 0x0C
  287. #define REGCPU_A1 0x10
  288. #define REGCPU_A2 0x14
  289. #define REGCPU_A3 0x18
  290. #define REGCPU_T0 0x1C
  291. #define REGCPU_T1 0x20
  292. #define REGCPU_T2 0x24
  293. #define REGCPU_T3 0x28
  294. #define REGCPU_T4 0x2C
  295. #define REGCPU_T5 0x30
  296. #define REGCPU_T6 0x34
  297. #define REGCPU_T7 0x38
  298. #define REGCPU_S0 0x3C
  299. #define REGCPU_S1 0x40
  300. #define REGCPU_S2 0x44
  301. #define REGCPU_S3 0x48
  302. #define REGCPU_S4 0x4C
  303. #define REGCPU_S5 0x50
  304. #define REGCPU_S6 0x54
  305. #define REGCPU_S7 0x58
  306. #define REGCPU_T8 0x5C
  307. #define REGCPU_T9 0x60
  308. #define REGCPU_K0 0x64
  309. #define REGCPU_K1 0x68
  310. #define REGCPU_GP 0x6C
  311. #define REGCPU_SP 0x70
  312. #define REGCPU_S8 0x74
  313. #define REGCPU_RA 0x78
  315. // CP0 registers
  316. #define REGCP0_INDEX 0x80
  317. #define REGCP0_RANDOM 0x84
  318. #define REGCP0_ENTRYLO0 0x88
  319. #define REGCP0_ENTRYLO1 0x8C
  320. #define REGCP0_CONTEXT 0x90
  321. #define REGCP0_PAGEMASK 0x94
  322. #define REGCP0_WIRED 0x98
  323. #define REGCP0_COUNT 0x9C
  324. #define REGCP0_ENTRYHI 0xA0
  325. #define REGCP0_COMPARE 0xA4
  326. #define REGCP0_PSR 0xA8
  327. #define REGCP0_CAUSE 0xAC
  328. #define REGCP0_EPC 0xB0
  329. #define REGCP0_CONFIG 0xB4
  330. #define REGCP0_LLADDR 0xB8
  331. #define REGCP0_WATCHLO 0xBC
  332. #define REGCP0_XCONTEXT 0xC0
  333. #define REGCP0_PERR 0xC4
  334. #define REGCP0_TAGLO 0xC8
  335. #define REGCP0_TAGHI 0xCC
  336. #define REGCP0_ERROREPC 0xD0
  338. #ifdef SAVE_ICU_REGS
  339. #define REGGA_MSYSINTREG 0x100
  340. #define REGGA_MPIUINTREG 0x102
  341. #define REGGA_MADUINTREG 0x104
  342. #define REGGA_MKIUINTREG 0x106
  343. #define REGGA_MGIUINTREG 0x108
  344. #define REGGA_MSIUINTREG 0x10A
  345. #endif
  348. #define BUS_SPEED_VALUE 0x2321 //Default bus speed for R4101/Odo