开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > Windows CE > 查看源码
p2.h
资源名称：SMDK2440.rar　[点击查看]
上传用户：qiulin1960
上传日期：2013-10-16
资源大小：2844k
文件大小：15k
源码类别：

Windows CE

开发平台：

Windows_Unix

p2.h：源码内容
  1. /*++
  2. THIS CODE AND INFORMATION IS PROVIDED "AS IS" WITHOUT WARRANTY OF
  3. ANY KIND, EITHER EXPRESSED OR IMPLIED, INCLUDING BUT NOT LIMITED TO
  4. THE IMPLIED WARRANTIES OF MERCHANTABILITY AND/OR FITNESS FOR A
  5. PARTICULAR PURPOSE.
  6. Copyright (c) 1995-2000 Microsoft Corporation.  All rights reserved.
  8. Module Name:  
  10.   p2.h
  12. Abstract:  
  14.   this file provides headers used for the p2 HAL routines
  16.   
  17. Functions:
  19.   
  20. Notes:
  23. Revision History:
  25. --*/
  27. #ifndef _P2_H_
  28. #define _P2_H_
  30. #define READ_REGISTER_ULONG(reg) (*(volatile unsigned long * const)(reg))
  31. #define WRITE_REGISTER_ULONG(reg, val) (*(volatile unsigned long * const)(reg)) = (val)
  32. #define READ_REGISTER_USHORT(reg) (*(volatile unsigned short * const)(reg))
  33. #define WRITE_REGISTER_USHORT(reg, val) (*(volatile unsigned short * const)(reg)) = (val)
  34. #define READ_REGISTER_UCHAR(reg) (*(volatile unsigned char * const)(reg))
  35. #define WRITE_REGISTER_UCHAR(reg, val) (*(volatile unsigned char * const)(reg)) = (val)
  38. /* Defines for Reference Platform control registers */
  40. #undef SYSTEM_ASIC_REGS_BASE
  41. #define SYSTEM_ASIC_REGS_BASE 0xB0000000
  42. //#define DMA_BUFFER_BASE 0xAC000000
  43. //#define DMA_PHYSICAL_BASE 0x30000000  // S3C2410
  47. #define CPU_BASE (SYSTEM_ASIC_REGS_BASE + 0x00000800)
  48. #define CPU_RR 0x00000008 /* Soft reset register (requires HW mods) */
  49. #define CPU_MR 0x00000004 /* cpu mask register offset */
  50. #define CPU_ISR 0x00000000   /* cpu interrupt status register offset */
  52. #define CPU_STATUS_BASE (SYSTEM_ASIC_REGS_BASE + 0x400)
  55. #define CPU_CSR 0x00
  56. #define FLASH_BUSY 0x80
  57. #define FLASH_POWER_DOWN 0x40
  58. #define DISCHARGE_RECHARGE 0x20
  59. #define AUX_POWER_ENABLE 0x10
  60. #define ERROR_LED 0x08
  61. #define BOOT_RESET 0x04
  62. #define DOCKED 0x02
  63. #define POWER_OFF_INTR 0x01
  65. /* 
  66.  * Interrupt bit positions are determined by the slot numbers of 
  67.  * the cards in the system.  This information is in the VHDL file.
  68.  */
  70. #define SYSTEM_INTR 0x00000001  /* PCMCIA or On/Off switch */
  71. #define DEBUG_SER_INTR 0x00000004  /* it is not really used */
  72. #define PRODUCT_SER_INTR 0x00000008
  73. #define IR_INTR 0x00000080
  74. #define ETHER_INTR 0x00000100
  75. #define KEYB_INTR 0x00000040
  76. #define TOUCH_AUDIO_ADC_INTR 0x00000020
  79. /*
  80.  * The "SLOTs" correspond to "Master" fields in the VHDL file
  81.  * They have to be renamed to avoid the confusion.
  82.  */
  83. #define DEBUG_SER_SLOT      0 
  84. #define DISP_SLOT           1
  85. #define IR_SLOT             3
  86. #define PRODUCT_SER_SLOT    4
  87. #define TOUCH_SOUND_SLOT    2
  90. /* 
  91.  * Display defines.
  92.  * The address for the display DMA locations on the P2 are the same as the PeRP.
  93.  */
  95. #define DISP_BASE    (SYSTEM_ASIC_REGS_BASE + 0x1000)
  96. #define DISP_CSR 0x0004 /* offset from display base reg */
  97. #define DISP_XSIZE 0x0008 /* offset from display base reg */
  98. #define DISP_YSIZE 0x000C /* offset from display base reg */
  99. #define DISP_WR_DMA  (CPU_BASE + (DISP_SLOT * 2 * 0x10000) + 0x10000)
  100. #define DISP_DMA_LOW 0x0010
  101. #define DISP_DMA_HIGH 0x0014
  102. #define DISP_CSR 0x0004
  103. #define LCD_BIAS_ON 0x0002
  104. #define LCD_ON 0x0004
  105. #define LCD_DISPLAY_ENABLE 0x0008
  107. // This buff is now offset via a constant
  108. //#define DISP_DMA_BASE (DMA_BUFFER_BASE + 0x00100000)  // S3c2400x01
  109. //#define DISP_DMA_PHYS (DMA_PHYSICAL_BASE + 0x00100000)
  111. /* 
  112.  * Serial and IR defines
  113.  */
  115. #define PRODUCT_SER_BASE (SYSTEM_ASIC_REGS_BASE + 0x4000)
  116. #define DEBUG_SER_BASE (SYSTEM_ASIC_REGS_BASE + 0x2000)
  117. #define IR_BASE         (SYSTEM_ASIC_REGS_BASE + 0x8000)
  119. #define SER_CSR_A 0x0000 /* offset from serial base reg */
  120. #define SER_CSR_B 0x0004 /* offset from serial base reg */
  122. #define DEBUG_SER_RX_DMA_LOW    (CPU_BASE + 
  123.  (DEBUG_SER_SLOT * 2 * 0x10000 + 0x0010))
  124. #define DEBUG_SER_RX_DMA_HIGH   (CPU_BASE + 
  125.  (DEBUG_SER_SLOT * 2 * 0x10000 + 0x0014))
  126. #define DEBUG_SER_TX_DMA_LOW    (CPU_BASE + 
  127.  (DEBUG_SER_SLOT * 2 * 0x10000 + 0x10010))
  128. #define DEBUG_SER_TX_DMA_HIGH   (CPU_BASE + 
  129.  (DEBUG_SER_SLOT * 2 * 0x10000 + 0x10014))
  131. #define PRODUCT_SER_RX_DMA_LOW    (CPU_BASE + 
  132.  (PRODUCT_SER_SLOT * 2 * 0x10000 + 0x0010))
  133. #define PRODUCT_SER_RX_DMA_HIGH   (CPU_BASE + 
  134.  (PRODUCT_SER_SLOT * 2 * 0x10000 + 0x0014))
  135. #define PRODUCT_SER_TX_DMA_LOW    (CPU_BASE + 
  136.  (PRODUCT_SER_SLOT * 2 * 0x10000 + 0x10010))
  137. #define PRODUCT_SER_TX_DMA_HIGH   (CPU_BASE + 
  138.  (PRODUCT_SER_SLOT * 2 * 0x10000 + 0x10014))
  141. #define IR_RX_DMA_LOW    (CPU_BASE + 
  142.  (IR_SLOT * 2 * 0x10000 + 0x0010))
  143. #define IR_RX_DMA_HIGH   (CPU_BASE + 
  144.  (IR_SLOT * 2 * 0x10000 + 0x0014))
  145. #define IR_TX_DMA_LOW    (CPU_BASE + 
  146.  (IR_SLOT * 2 * 0x10000 + 0x10010))
  147. #define IR_TX_DMA_HIGH   (CPU_BASE + 
  148.  (IR_SLOT * 2 * 0x10000 + 0x10014))
  150. // serialCsrA's fields:
  151. #define SERA_RX_CHARACTER_INTR  0x8000
  152. #define SERA_RX_INTR        0x4000
  153. #define SERA_RX_END_INTR       0x2000
  154. #define SERA_RX_FRAME_ERROR_INTR 0x1000
  155. #define SERA_RX_CHANGED_INTR   0x0400
  156. #define SERA_RX_OVERRUN_INTR     0x0200
  157. #define SERA_RI                  0x0080
  158. #define SERA_DSR                 0x0040
  159. #define SERA_TX_FULL             0x0020
  160. #define SERA_TX_INTR  0x0010
  161. #define SERA_TX_END_INTR  0x0008
  162. #define SERA_CTS                 0x0004
  163. #define SERA_CD                  0x0002
  164. #define SERA_SERIAL_ON           0x0001
  167. #define SERA_INTR_MASK  (SERA_RX_CHARACTER_INTR | SERA_RX_INTR | 
  168.  SERA_RX_END_INTR | SERA_RX_FRAME_ERROR_INTR | 
  169.  SERA_RX_CHANGED_INTR | SERA_RX_OVERRUN_INTR | 
  170.  SERA_TX_INTR | SERA_TX_END_INTR)
  172. // serialCsrB's fields:
  173. #define SERB_SERIAL_POWER    0x8000
  174. #define SERB_RX_EN               0x4000
  175. #define SERB_TX_EN   0x2000
  176. #define SERB_TX_STOP_AT_PAGE      0x1000
  177. #define SERB_CTS_FLOW           0x0800
  178. #define SERB_NOT_SERIAL_RESET     0x0400
  179. #define SERB_RTS                  0x0200
  180. #define SERB_DTR                  0x0100
  181. #define SERB_BREAK                0x0080
  182. #define SERB_STOP_BITS            0x0040
  183. #define SERB_BIT_FORMAT_MASK      0x0030
  184. #define SERB_BAUD_RATE_MASK       0x000f
  186. // The following values are stored in SERB_BAUD_RATE_MASK
  187. #define SER_BAUD_9600   11 
  188. #define SER_BAUD_14400   7 
  189. #define SER_BAUD_19200   5 
  190. #define SER_BAUD_38400   2 
  191. #define SER_BAUD_57600   1
  192. #define SER_BAUD_115200  0
  194. // The following values are stored in SERB_BIT_FORMAT_MASK. 
  195. #define SER_BIT_FORMAT_6 0x20
  196. #define SER_BIT_FORMAT_7 0x10
  197. #define SER_BIT_FORMAT_8 0x00
  198.   
  199. /*
  200.  * Keyboard defines 
  201.  */
  203. #define KB_BASE (SYSTEM_ASIC_REGS_BASE + 0xc000)
  204. #define KB_ISR 0x0004 /* offset from keyboard base reg */
  205. #define KB_CSR 0x0000 /* offset from keyboard base reg */
  206. #define KB_INTR_MASK      0x0001
  207. #define KB_RDRF 0x0001
  208. #define KB_PARITY 0x0100
  209. #define KB_DATA_RD 0x0200
  210. #define KB_CLK_RD 0x0400
  211. #define KB_DATA_DR 0x0800
  212. #define KB_CLK_DR 0x1000
  213. #define KB_DATA_DR_EN 0x2000
  214. #define KB_CLK_DR_EN 0x4000
  215. #define KB_CLK_EN 0x8000
  217. /* 
  218.  * Touch and Sound defines
  219.  */
  221. // Only define _ONE_ of the following.  If changing Touch/Audio hardware, you
  222. // also _MUST_ make a change in ...platformp2kernelhalsh3fwp2.src
  223. #define TOUCH_AUDIO_CRYSTAL 1
  224. //#define TOUCH_AUDIO_UCB1100 1
  226. #define TOUCH_SOUND_BASE (SYSTEM_ASIC_REGS_BASE + 0xA000)
  227. #define IO_ADCCNTR 0x0000
  228. #define IO_ADCSTR 0x0004
  229. #define UCBCNTR 0x0008
  230. #define UCBSTR 0x000C
  231. #define UCBREGISTER 0x0010
  232. #define IO_SOUNDCNTR 0x0014
  233. #define IO_SOUNDSTR 0x0018
  234. #define INTR_MASK 0x001C
  236. /*
  237. // Make sure this matches entry in config.bib
  238. // These buffs are now offset via a constant
  239. #define TOUCHPANEL_PENSAMPLES_BASE     (DMA_BUFFER_BASE + 0x00020000) 
  240. #define TOUCHPANEL_PENSAMPLES_PHYS     (DMA_PHYSICAL_BASE + 0x00020000) 
  241. #define AUDIO_DMA_BUFFER_BASE   (DMA_BUFFER_BASE + 0x00002000)
  242. #define AUDIO_DMA_BUFFER_PHYS   (DMA_PHYSICAL_BASE + 0x00002000)
  244. #define AUDIO_DMA_REG_BASE (CPU_BASE + 
  245. (TOUCH_SOUND_SLOT * 2 * 0x10000))
  246. #define IO_RECORD_PTR_LOW (AUDIO_DMA_REG_BASE + 0x0010)
  247. #define IO_RECORD_PTR_HIGH (AUDIO_DMA_REG_BASE + 0x0014)
  248. #define IO_PLAYBACK_PTR_LOW (AUDIO_DMA_REG_BASE + 0x10010)
  249. #define IO_PLAYBACK_PTR_HIGH (AUDIO_DMA_REG_BASE + 0x10014)
  250. */
  252. // 
  253. // The following defs were only defined in the kernelhalshxfwp2.src file for the SH3
  254. // need to sync the tchaud.h and reg.h files in the
  255. // touch screen and audio driver dirs.
  256. //
  257. #define soundIntrMask 0x0002 // mask for all 4 sound interrupts
  258. #define playbackIntr 0x2000
  259. #define playbackEndIntr 0x1000
  260. #define recordIntr 0x8000
  261. #define recordEndIntr 0x4000
  262. #define soundIntr playbackIntr | playbackEndIntr | recordIntr | recordEndIntr
  264. // Touch panel sample area
  265. //
  266. // Note: It's important that buffer A and B are contiguous in memory and
  267. //       16 bytes apart.
  269. #define tchBufA 0x0000 // Sample buffer A
  270. #define tchBufB 0x0010 // Sample buffer B
  271. #define tchHalPointer 0x0020 // HAL's sample pointer
  272. #define tchDevDrvPointer 0x0024 // Device driver's sample pointer
  273. #define tchSemaphore 0x0028 // Touch/Audio sync semaphore
  274. #define tchStatus 0x002c // Status used for passing info from HAL to touch driver
  275. #define tchCoordCount 0x0030  // Coordinate count - used in touch HAL code
  276. #define tchTimerState 0x0034 // Used for the timer handler state machine.
  278. // Touch panel bit masks
  279. #define ucbIntr 0x0008
  280. #define ucbIntrMask 0x0008
  281. #define penTimingIntr 0x0004
  282. #define penTimingIntrMask 0x0004
  283. #define penIntr 0x0010
  284. #define penIntrMask 0x0010
  285. #define regIntr 0x0001
  286. #define regIntrMask 0x0001
  287. #define penState 0x1000
  288. #define penTimingEn 0x0400
  290. // Touch panel status register value
  291. #define TOUCH_PEN_DOWN  0
  292. #define TOUCH_PEN_UP  1
  293. #define TOUCH_PEN_SAMPLE   2
  295. // Timer state machine values
  296. #define TCH_DO_BIAS   0
  297. #define TCH_DO_SAMPLE 1
  299. #ifdef TOUCH_AUDIO_UCB1100
  300. #define TOUCH_SAMPLE_VALID  0x03ff // Bits which are valid in a touch panel sample
  301. #define TOUCH_MAX_COORD  12 // Max coord count = max coords * 2 = 6 * 2 = 12
  302. #endif //TOUCH_AUDIO_UCB1100
  304. #ifdef  TOUCH_AUDIO_CRYSTAL
  305. #define TOUCH_SAMPLE_VALID  0x0fff // Bits which are valid in a touch panel sample
  306. #define TOUCH_MAX_COORD   16 // Max coord count = max coords * 2 = 8 * 2 = 16
  307. #endif //TOUCH_AUDIO_CRYSTAL
  309. #define TOUCH_CHG_BUF_MASK  0x10 // Mask XOR'd with a buf address to get other buf address
  310. #define TOUCH_X_REQ  0x4400 // Request an X coordinate
  311. // This enables doSample, sets adcSel to 00 = get an X coord
  312. // and leaves the timer enabled
  313. #define TOUCH_Y_REQ  0x4c00 // Request a Y coordinate
  314. // This enables doSample, sets adcSel to 01 = get a Y coord
  315. // and leaves the timer enabled
  319. /*
  320.  * PCMCIA defines
  321.  */
  323. /*
  324.  * PCMCIA Control register
  325.  */
  326. #define PCMCIA_ENABLE 0x40
  327. #define PCMCIA_RESET 0x20
  328. #define PCMCIA_INTR_MASK 0x10
  329. #define PCMCIA_STATE_INTR_MASK 0x08
  330. #define PCMCIA_MEM_WINDOW 0x07
  332. /*
  333.  * PCMCIA Interrupt register
  334.  */
  335. #define PCMCIA_WP 0x10
  336. #define PCMCIA_CD2 0x08
  337. #define PCMCIA_CD1 0x04
  338. #define PCMCIA_INTR 0x02
  339. #define PCMCIA_STATE_INTR 0x01
  341. /*
  342.  * PCMCIA Status register
  343.  */
  344. #define PCMCIA0_BVD1 0x8000
  345. #define PCMCIA0_BVD2 0x4000
  346. #define PCMCIA1_BVD1 0x2000
  347. #define PCMCIA1_BVD2 0x1000
  348. #define PCMCIA0_VSW1 0x0800
  349. #define PCMCIA1_VSW1 0x0400
  350. #define PCMCIA0_VSW2 0x0200
  351. #define PCMCIA1_VSW2 0x0100
  353. /*
  354.  * PCMCIA Register addresses
  355.  */
  356. #define PCMCIA_REG0     0x10
  357. #define PCMCIA_INTR_REG0 0x14
  358. #define PCMCIA_REG1     0x18
  359. #define PCMCIA_INTR_REG1 0x1C
  361. #define PCMCIA_STATUS_REG 0x00 // Offset from PCMCIA_STATUS_BASE
  362. #define PCMCIA_CTL_REG 0x00    // Offset from PCMCIA_STATUS_BASE
  365. /*
  366.  * CPU specific PCMCIA defines
  367.  */
  370. //
  371. // ARM920 PCMCIA config  (PCMCIA currently not supported on ARM920)
  372. // This is just a cut and paste of ARM720 Caveat Emptor!!!
  373. //
  374. //#ifdef ARM920
  375. #define PCMCIA_BASE     (SYSTEM_ASIC_REGS_BASE + 0x400)
  376. #define PCMCIA_STATUS_BASE (SYSTEM_ASIC_REGS_BASE + 0x02000000)
  378. #define PCMCIA_MAPPED_SYSTEM_WINDOW_SIZE 0x800000 // Only 8 Mbyte mapped in system address space
  379. //#define PCMCIA_NUM_WINDOWS      10
  380. #define PCMCIA_NUM_WINDOWS      5
  381. /*
  382. #define PCMCIA0_8_ATTR_WIN_BASE  0xa8000000
  383. //#define PCMCIA1_8_ATTR_WIN_BASE  0x2A000000
  384. #define PCMCIA0_16_ATTR_WIN_BASE  0xa8000000
  385. //#define PCMCIA1_16_ATTR_WIN_BASE  0x2A000000
  386. #define PCMCIA_ATTR_WIN_SIZE     0x00800000 // 8 MB
  388. #define PCMCIA0_8_CMN_WIN_BASE   0xac000000
  389. //#define PCMCIA1_8_CMN_WIN_BASE   0x2E000000
  390. #define PCMCIA0_16_CMN_WIN_BASE   0xac000000
  391. //#define PCMCIA1_16_CMN_WIN_BASE   0x2E000000
  392. #define PCMCIA_CMN_WIN_SIZE      0x00800000   // 8 MB
  394. #define PCMCIA0_8_IO_WIN_BASE      0x30000000
  395. //#define PCMCIA1_8_IO_WIN_BASE      0x32000000
  397. #define PCMCIA_IO_WIN_SIZE       0x00200000   // 2 MB
  398. */
  399. /*
  400. #define PCMCIA0_8_ATTR_WIN_BASE  0x04000000
  401. //#define PCMCIA1_8_ATTR_WIN_BASE  0x04400000
  402. #define PCMCIA0_16_ATTR_WIN_BASE  0x04000000
  403. //#define PCMCIA1_16_ATTR_WIN_BASE  0x04400000
  404. #define PCMCIA_ATTR_WIN_SIZE     0x00800000 // 8 MB
  406. #define PCMCIA0_8_CMN_WIN_BASE   0x04800000
  407. //#define PCMCIA1_8_CMN_WIN_BASE   0x04c00000
  408. #define PCMCIA0_16_CMN_WIN_BASE   0x04800000
  409. //#define PCMCIA1_16_CMN_WIN_BASE   0x04c00000
  410. #define PCMCIA_CMN_WIN_SIZE      0x00800000   // 8 MB
  412. #define PCMCIA0_8_IO_WIN_BASE      0x05000000
  413. //#define PCMCIA1_8_IO_WIN_BASE      0x05200000
  415. #define PCMCIA_IO_WIN_SIZE       0x00200000   // 2 MB
  416. */
  418. #define PCMCIA0_8_ATTR_WIN_BASE  0xA4000000
  419. //#define PCMCIA1_8_ATTR_WIN_BASE  0xA4000000
  420. #define PCMCIA0_16_ATTR_WIN_BASE  0xA4000000
  421. //#define PCMCIA1_16_ATTR_WIN_BASE  0xA4000000
  422. #define PCMCIA_ATTR_WIN_SIZE     0x00400000 // 8 MB
  424. #define PCMCIA0_8_CMN_WIN_BASE   0xA4000000
  425. //#define PCMCIA1_8_CMN_WIN_BASE   0xA4800000
  426. #define PCMCIA0_16_CMN_WIN_BASE   0xA4000000
  427. //#define PCMCIA1_16_CMN_WIN_BASE   0xA4800000
  428. #define PCMCIA_CMN_WIN_SIZE      0x00400000   // 8 MB
  430. #define PCMCIA0_8_IO_WIN_BASE      0xA5000000
  431. //#define PCMCIA1_8_IO_WIN_BASE      0xA5800000
  433. #define PCMCIA_IO_WIN_SIZE       0x00200000   // 2 MB
  435. //#endif // ARM920
  437. /*
  438.  *  Bus State Controller Defines
  439.  */
  441. #define BCN_BCR1 0xFFFFFF60
  442. #define BCN_BCR2 0xFFFFFF62
  444. #define BCN_BCR1_DRAM_A2N3D 0x0010 // Area 2 normal, Area 3 DRAM
  445. #define BCN_BCR1_A5PCM 0x0002 // Area 5 is PCMCIA access
  446. #define BCN_BCR1_A6PCM 0x0001 // Area 6 is PCMCIA access
  448. #define BCN_BCR2_A6SZ_16  0x2000 
  449. #define BCN_BCR2_A5SZ_8  0x0400
  450. #define BCN_BCR2_A4SZ_32 0x0300 
  451. #define BCN_BCR2_A3SZ_32  0x00C0
  452. #define BCN_BCR2_A2SZ_32   0x0030
  453. #define BCN_BCR2_A2SZ_16   0x0020  // Reserved Area on SH3, 16-bit bus
  454. #define BCN_BCR2_A1SZ_32 0x000C
  456. /*
  457.  * Defines for SMC ethernet board. 
  458.  */
  459. #define ETHERNET_BASE  (SYSTEM_ASIC_REGS_BASE + 0x3000)
  461. // The low bit of this word is stored in the FPGA. If set to a 1, it will assert
  462. // the RESET pin of the 91C94.
  463. #define SMC_HARD_RESET_REG (ETHERNET_BASE + 32)
  464.     
  465. // For debug ethernet routines, we set aside a chunk of memory for packet buffers
  466. // if the IMGEBOOT variable is set (see config.bib).
  467. #define NOCACHE_BIT  0x20000000
  468. #define EDBG_PHYSICAL_MEMORY_START ((DMA_BUFFER_BASE&~NOCACHE_BIT)+0x30000)
  470. #endif // _P2_H_