开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > DSP编程 > 查看源码
DSP281x_Ev.h
资源名称：TMS320F2812-EVM.rar　[点击查看]
上传用户：qingfan3
上传日期：2014-10-27
资源大小：31439k
文件大小：24k
源码类别：

DSP编程

开发平台：

C/C++

DSP281x_Ev.h：源码内容
  1. //###########################################################################
  2. //
  3. // FILE: DSP281x_Ev.h
  4. //
  5. // TITLE: DSP281x Device Event Manager Register Definitions.
  6. //
  7. //###########################################################################
  8. //
  9. //  Ver | dd mmm yyyy | Who  | Description of changes
  10. // =====|=============|======|===============================================
  11. //  1.00| 11 Sep 2003 | L.H. | Changes since previous version (v.58 Alpha)
  12. //      |             |      | CAPCON, EXTCON and CAPFIFO register for EVA renamed CAPCONA
  13. //      |             |      |    EXTCONA and CAPFIFOA.  This is to be consistant
  14. //      |             |      |    with other documentation. EVB was already correct.
  15. //      |             |      | Corrected bit definitions for GPTCONA & GPTCONB registers
  16. //      |             |      | T1CON and T2CON were using the same bit definitions.  Split
  17. //      |             |      |    this so the reserved bits in T1CON would be correct
  18. //      |             |      | T3CON and T4CON were using the same bit definitions.  Split
  19. //      |             |      |    this so the reserved bits in T3CON would be correct
  20. //      |             |      | Changed QEPIQEL to QEPIQUAL in EXTCONA/EXTCONB registers
  21. //      |             |      | Added bits that are active only when EXTCONA.0 = 1 
  22. //      |             |      |    to the COMCONA and COMCONB registers. 
  23. //      |             |      | Changed CAPQEPN to CAP12EN in the CAPCONA register
  24. //      |             |      | Changed CAPQEPN to CAP45EN in the CAPCONB register
  25. //###########################################################################
  27. #ifndef DSP281x_EV_H
  28. #define DSP281x_EV_H
  31. #ifdef __cplusplus
  32. extern "C" {
  33. #endif
  35. /* --------------------------------------------------- */
  36. /* F2810/12 Event Manager (EV) GP Timer Registers      */
  37. /*                                                     */
  38. /* ----------------------------------------------------*/
  40. /* Overall Timer Control Register */
  42. struct GPTCONA_BITS  {
  43.    Uint16 T1PIN:2;         // 1:0   Polarity of GP timer 1 compare
  44.    Uint16 T2PIN:2;         // 3:2   Polarity of GP timer 2 compare
  45.    Uint16 T1CMPOE:1;       // 4     Timer1 compare output
  46.    Uint16 T2CMPOE:1;       // 5     Timer2 compare output 
  47.    Uint16 TCMPOE:1;        // 6     Compare output enable
  48.    Uint16 T1TOADC:2;       // 8:7   Start ADC with timer 1 event
  49.    Uint16 T2TOADC:2;       // 10:9  Start ADC with timer 2 event
  50.    Uint16 T1CTRIPE:1;      // 11    Enable Timer 1 compare trip
  51.    Uint16 T2CTRIPE:1;      // 12    Enable Timer 2 compare trip
  52.    Uint16 T1STAT:1;        // 13    GP Timer 1 status (read only)
  53.    Uint16 T2STAT:1;        // 14    GP Timer 2 status (read only)
  54.    Uint16 rsvd:1;          // 15    reserved
  55. };
  57. /* Allow access to the bit fields or entire register */
  58. union GPTCONA_REG {
  59.    Uint16        all;
  60.    struct  GPTCONA_BITS bit;
  61. };
  63. struct GPTCONB_BITS  {
  64.    Uint16 T3PIN:2;         // 1:0   Polarity of GP timer 3 compare
  65.    Uint16 T4PIN:2;         // 3:2   Polarity of GP timer 4 compare
  66.    Uint16 T3CMPOE:1;       // 4     Timer3 compare output
  67.    Uint16 T4CMPOE:1;       // 5     Timer4 compare output 
  68.    Uint16 TCMPOE:1;        // 6     Compare output enable
  69.    Uint16 T3TOADC:2;       // 8:7   Start ADC with timer 3 event
  70.    Uint16 T4TOADC:2;       // 10:9  Start ADC with timer 4 event
  71.    Uint16 T3CTRIPE:1;      // 11    Timer 3 trip enable
  72.    Uint16 T4CTRIPE:1;      // 12    Timer 4 trip enable
  73.    Uint16 T3STAT:1;        // 13    GP Timer 3 status (read only)
  74.    Uint16 T4STAT:1;        // 14    GP Timer 4 status (read only)
  75.    Uint16 rsvd2:1;         // 15    reserved
  76. };
  78. /* Allow access to the bit fields or entire register */
  79. union GPTCONB_REG {
  80.    Uint16        all;
  81.    struct  GPTCONB_BITS bit;
  82. };
  84. /* Timer 1 Control Register bit defintions */
  85. struct T1CON_BITS  {
  86.    Uint16  rsvd1:1;         // 0     reserved
  87.    Uint16  TECMPR:1;        // 1     Timer compare enable
  88.    Uint16  TCLD10:2;        // 3:2   Timer copare register reload
  89.    Uint16  TCLKS10:2;       // 5:4   Clock source select
  90.    Uint16  TENABLE:1;       // 6     Timer enable
  91.    Uint16  rsvd2:1;         // 7     reserved
  92.    Uint16  TPS:3;           // 10:8  Input clock prescaler
  93.    Uint16  TMODE:2;         // 12:11 Count mode selection
  94.    Uint16  rsvd:1;          // 13    reserved
  95.    Uint16  FREE:1;          // 14    Free emulation control
  96.    Uint16  SOFT:1;          // 15    Soft emulation control
  97. };      
  99. /* Allow access to the bit fields or entire register */
  100. union T1CON_REG {
  101.    Uint16             all;
  102.    struct  T1CON_BITS bit;
  103. };
  106. /* Timer 2 Control Register bit defintions */
  107. struct T2CON_BITS  {
  108.    Uint16  SET1PR:1;        // 0     Period register select
  109.    Uint16  TECMPR:1;        // 1     Timer compare enable
  110.    Uint16  TCLD10:2;        // 3:2   Timer copare register reload
  111.    Uint16  TCLKS10:2;       // 5:4   Clock source select
  112.    Uint16  TENABLE:1;       // 6     Timer enable
  113.    Uint16  T2SWT1:1;        // 7     Start GP timer 2 with GP timer 1's enable
  114.    Uint16  TPS:3;           // 10:8  Input clock prescaler
  115.    Uint16  TMODE:2;         // 12:11 Count mode selection
  116.    Uint16  rsvd:1;          // 13    reserved
  117.    Uint16  FREE:1;          // 14    Free emulation control
  118.    Uint16  SOFT:1;          // 15    Soft emulation control
  119. };      
  121. /* Allow access to the bit fields or entire register */
  122. union T2CON_REG {
  123.    Uint16             all;
  124.    struct  T2CON_BITS bit;
  125. };
  127. /* Timer 3 Control Register bit defintions */
  128. struct T3CON_BITS  {
  129.    Uint16  rsvd1:1;         // 0     reserved
  130.    Uint16  TECMPR:1;        // 1     Timer compare enable
  131.    Uint16  TCLD10:2;        // 3:2   Timer copare register reload
  132.    Uint16  TCLKS10:2;       // 5:4   Clock source select
  133.    Uint16  TENABLE:1;       // 6     Timer enable
  134.    Uint16  rsvd2:1;         // 7     reserved
  135.    Uint16  TPS:3;           // 10:8  Input clock prescaler
  136.    Uint16  TMODE:2;         // 12:11 Count mode selection
  137.    Uint16  rsvd:1;          // 13    reserved
  138.    Uint16  FREE:1;          // 14    Free emulation control
  139.    Uint16  SOFT:1;          // 15    Soft emulation control
  140. };      
  142. /* Allow access to the bit fields or entire register */
  143. union T3CON_REG {
  144.    Uint16             all;
  145.    struct  T3CON_BITS bit;
  146. };
  148. /* Timer 4 Control Register bit defintions */
  149. struct T4CON_BITS  {
  150.    Uint16  SET3PR:1;        // 0     Period register select
  151.    Uint16  TECMPR:1;        // 1     Timer compare enable
  152.    Uint16  TCLD10:2;        // 3:2   Timer copare register reload
  153.    Uint16  TCLKS10:2;       // 5:4   Clock source select
  154.    Uint16  TENABLE:1;       // 6     Timer enable
  155.    Uint16  T4SWT3:1;        // 7     Start GP timer 2 with GP timer 1's enable
  156.    Uint16  TPS:3;           // 10:8  Input clock prescaler
  157.    Uint16  TMODE:2;         // 12:11 Count mode selection
  158.    Uint16  rsvd:1;          // 13    reserved
  159.    Uint16  FREE:1;          // 14    Free emulation control
  160.    Uint16  SOFT:1;          // 15    Soft emulation control
  161. };      
  163. /* Allow access to the bit fields or entire register */
  164. union T4CON_REG {
  165.    Uint16             all;
  166.    struct  T4CON_BITS bit;
  167. };
  170. struct EXTCONA_BITS {
  171.    Uint16   INDCOE:1;        // 0      Independant compare output
  172.    Uint16   QEPIQUAL:1;      // 1      QEP/CAP3 Index Qual Mode
  173.    Uint16   QEPIE:1;         // 2      QEP index enable
  174.    Uint16   EVSOCE:1;        // 3      EvA start of conversion output enable
  175.    Uint16   rsvd:12;         // 15:4   reserved
  176. };
  178. /* Allow access to the bit fields or entire register */
  179. union EXTCONA_REG {
  180.    Uint16        all;
  181.    struct  EXTCONA_BITS bit;
  182. };
  185. struct EXTCONB_BITS {
  186.    Uint16   INDCOE:1;        // 0      Independant compare output
  187.    Uint16   QEPIQUAL:1;      // 1      QEP/CAP3 Index Qual Mode
  188.    Uint16   QEPIE:1;         // 2      QEP index enable
  189.    Uint16   EVSOCE:1;        // 3      EvB start of conversion output enable
  190.    Uint16   rsvd:12;         // 15:4   reserved
  191. };
  193. /* Allow access to the bit fields or entire register */
  194. union EXTCONB_REG {
  195.    Uint16               all;
  196.    struct  EXTCONA_BITS bit;
  197. };
  201. /* Compare Control Register */
  202. struct COMCONA_BITS {
  203.    Uint16   C1TRIPE:1;      // 0      C1TRIP enable
  204.    Uint16   C2TRIPE:1;      // 1      C2TRIP enable
  205.    Uint16   C3TRIPE:1;      // 2      C3TRIP eanble
  206.    Uint16   rsvd:2;         // 4:3    reserved
  207.    Uint16   FCMP1OE:1;      // 5      Full compare 1 output enable
  208.    Uint16   FCMP2OE:1;      // 6      Full compare 2 output enable
  209.    Uint16   FCMP3OE:1;      // 7      Full compare 3 output enable
  210.    Uint16   PDPINTASTATUS:1;// 8      Current status of the PDPINTA pin
  211.    Uint16   FCOMPOE:1;      // 9      Compare output enable
  212.    Uint16   ACTRLD:2;       // 11:10  Action control register reload
  213.    Uint16   SVENABLE:1;     // 12     Space vector PWM Mode enable
  214.    Uint16   CLD:2;          // 14:13  Compare register reload condition
  215.    Uint16   CENABLE:1;      // 15     Compare enable
  216. }; 
  218. /* Allow access to the bit fields or entire register */
  219. union COMCONA_REG {
  220.    Uint16               all;
  221.    struct  COMCONA_BITS bit;
  222. };
  224. struct COMCONB_BITS {
  225.    Uint16   C4TRIPE:1;      // 0      C4TRIP enable
  226.    Uint16   C5TRIPE:1;      // 1      C5TRIP enable
  227.    Uint16   C6TRIPE:1;      // 2      C6TRIP eanble
  228.    Uint16   rsvd:2;         // 4:3    reserved
  229.    Uint16   FCMP4OE:1;      // 5      Full compare 4 output enable
  230.    Uint16   FCMP5OE:1;      // 6      Full compare 5 output enable
  231.    Uint16   FCMP6OE:1;      // 7      Full compare 6 output enable
  232.    Uint16   PDPINTBSTATUS:1;// 8      Current status of the PDPINTB pin
  233.    Uint16   FCOMPOE:1;      // 9      Compare output enable
  234.    Uint16   ACTRLD:2;       // 11:10  Action control register reload
  235.    Uint16   SVENABLE:1;     // 12     Space vector PWM Mode enable
  236.    Uint16   CLD:2;          // 14:13  Compare register reload condition
  237.    Uint16   CENABLE:1;      // 15     Compare enable
  238. }; 
  240. /* Allow access to the bit fields or entire register */
  241. union COMCONB_REG {
  242.    Uint16               all;
  243.    struct  COMCONB_BITS bit;
  244. };
  246. /* Compare Action Control Register bit definitions */
  248. struct ACTRA_BITS {
  249.    Uint16   CMP1ACT:2;     // 1:0    Action on compare output pin 1 CMP1
  250.    Uint16   CMP2ACT:2;     // 3:2    Action on compare output pin 2 CMP2
  251.    Uint16   CMP3ACT:2;     // 5:4    Action on compare output pin 3 CMP3
  252.    Uint16   CMP4ACT:2;     // 7:6    Action on compare output pin 4 CMP4
  253.    Uint16   CMP5ACT:2;     // 9:8    Action on compare output pin 5 CMP5
  254.    Uint16   CMP6ACT:2;     // 11:10  Action on compare output pin 6 CMP6
  255.    Uint16   D:3;           // 14:12  Basic vector bits
  256.    Uint16   SVRDIR:1;      // 15     Space vecor PWM rotation dir
  257. };
  259. /* Allow access to the bit fields or entire register */
  260. union ACTRA_REG {
  261.    Uint16             all;
  262.    struct  ACTRA_BITS bit;
  263. };
  265. struct ACTRB_BITS {
  266.    Uint16   CMP7ACT:2;     // 1:0    Action on compare output pin 7 CMP7
  267.    Uint16   CMP8ACT:2;     // 3:2    Action on compare output pin 8 CMP8
  268.    Uint16   CMP9ACT:2;     // 5:4    Action on compare output pin 9 CMP9
  269.    Uint16   CMP10ACT:2;    // 7:6    Action on compare output pin 10 CMP10
  270.    Uint16   CMP11ACT:2;    // 9:8    Action on compare output pin 11 CMP11
  271.    Uint16   CMP12ACT:2;    // 11:10  Action on compare output pin 12 CMP12
  272.    Uint16   D:3;           // 14:12  Basic vector bits
  273.    Uint16   SVRDIR:1;      // 15     Space vecor PWM rotation dir
  274. };
  276. /* Allow access to the bit fields or entire register */
  277. union ACTRB_REG {
  278.    Uint16        all;
  279.    struct  ACTRB_BITS bit;
  280. };
  282. /* Dead-Band Timer Control register bit definitions */
  283. struct DBTCON_BITS {
  284.    Uint16   rsvd1:2;       // 1:0    reserved
  285.    Uint16   DBTPS:3;       // 4:2    Dead-Band timer prescaler
  286.    Uint16   EDBT1:1;       // 5      Dead-Band timer 1 enable
  287.    Uint16   EDBT2:1;       // 6      Dead-Band timer 2 enable
  288.    Uint16   EDBT3:1;       // 7      Dead-Band timer 3 enable
  289.    Uint16   DBT:4;         // 11:8   Dead-Band timer period
  290.    Uint16   rsvd2:4;       // 15:12  reserved   
  291. };
  293. /* Allow access to the bit fields or entire register */
  294. union DBTCON_REG {
  295.    Uint16        all;
  296.    struct  DBTCON_BITS bit;
  297. };
  300. /* Capture Control register bit definitions */
  301. struct CAPCONA_BITS {
  302.    Uint16  rsvd1:2;         // 1:0   reserved
  303.    Uint16  CAP3EDGE:2;      // 3:2   Edge Detection for Unit 3
  304.    Uint16  CAP2EDGE:2;      // 5:4   Edge Detection for Unit 2
  305.    Uint16  CAP1EDGE:2;      // 7:6   Edge Detection for Unit 1
  306.    Uint16  CAP3TOADC:1;     // 8     Unit 3 starts the ADC
  307.    Uint16  CAP12TSEL:1;     // 9     GP Timer selection for Units 1 and 2
  308.    Uint16  CAP3TSEL:1;      // 10    GP Timer selection for Unit 3
  309.    Uint16  rsvd2:1;         // 11    reserved
  310.    Uint16  CAP3EN:1;        // 12    Capture Unit 3 enable
  311.    Uint16  CAP12EN:2;       // 14:13 Capture Unit 1 and 2 enable
  312.    Uint16  CAPRES:1;        // 15    Capture reset (always reads 0)
  313. };
  315. /* Allow access to the bit fields or entire register */
  316. union CAPCONA_REG {
  317.    Uint16        all;
  318.    struct  CAPCONA_BITS bit;
  319. };  
  322. /* Control register bit definitions */
  323. struct CAPCONB_BITS {
  324.    Uint16  rsvd1:2;         // 1:0   reserved
  325.    Uint16  CAP6EDGE:2;      // 3:2   Edge Detection for Unit 6
  326.    Uint16  CAP5EDGE:2;      // 5:4   Edge Detection for Unit 5
  327.    Uint16  CAP4EDGE:2;      // 7:6   Edge Detection for Unit 4
  328.    Uint16  CAP6TOADC:1;     // 8     Unit 6 starts the ADC
  329.    Uint16  CAP45TSEL:1;     // 9     GP Timer selection for Units 4 and 5
  330.    Uint16  CAP6TSEL:1;      // 10    GP Timer selection for Unit 6
  331.    Uint16  rsvd2:1;         // 11    reserved
  332.    Uint16  CAP6EN:1;        // 12    Capture Unit 6 control
  333.    Uint16  CAP45EN:2;       // 14:13 Capture Unit 4 and 5 control
  334.    Uint16  CAPRES:1;        // 15    Capture reset (always reads 0)
  335. };
  337. /* Allow access to the bit fields or entire register */
  338. union CAPCONB_REG {
  339.    Uint16        all;
  340.    struct  CAPCONB_BITS bit;
  341. }; 
  343. /* Capture FIFO Status Register bit definitions */
  344. struct CAPFIFOA_BITS  {
  345.    Uint16 rsvd1:8;           // 7:0   reserved
  346.    Uint16 CAP1FIFO:2;        // 9:8   CAP1 FIFO status
  347.    Uint16 CAP2FIFO:2;        // 11:10 CAP2 FIFO status
  348.    Uint16 CAP3FIFO:2;        // 13:12 CAP2 FIFO status
  349.    Uint16 rsvd2:2;           // 15:14 reserved
  350. }; 
  352. /* Allow access to the bit fields or entire register */
  353. union CAPFIFOA_REG {
  354.    Uint16        all;
  355.    struct  CAPFIFOA_BITS bit;
  356. }; 
  358. /* Capture FIFO Status Register bit definitions */
  359. struct CAPFIFOB_BITS  {
  360.    Uint16 rsvd1:8;           // 7:0   reserved
  361.    Uint16 CAP4FIFO:2;        // 9:8   CAP4 FIFO status
  362.    Uint16 CAP5FIFO:2;        // 11:10 CAP5 FIFO status
  363.    Uint16 CAP6FIFO:2;        // 13:12 CAP6 FIFO status
  364.    Uint16 rsvd2:2;           // 15:14 reserved
  365. }; 
  367. /* Allow access to the bit fields or entire register */
  368. union CAPFIFOB_REG {
  369.    Uint16        all;
  370.    struct  CAPFIFOB_BITS bit;
  371. };
  373. /* Interrupt Mask Register bit definitions */
  374. struct EVAIMRA_BITS {
  375.     Uint16  PDPINTA:1;      // 0       Enable PDPINTA
  376.     Uint16  CMP1INT:1;      // 1       Enable
  377.     Uint16  CMP2INT:1;      // 2       Enable
  378.     Uint16  CMP3INT:1;      // 3       Enable
  379.     Uint16  rsvd1:3;        // 6:4     reserved
  380.     Uint16  T1PINT:1;       // 7       Enable
  381.     Uint16  T1CINT:1;       // 8       Enable
  382.     Uint16  T1UFINT:1;      // 9       Enable
  383.     Uint16  T1OFINT:1;      // 10      Enable
  384.     Uint16  rsvd2:5;        // 15:11   reserved
  385. };
  386.    
  387. /* Allow access to the bit fields or entire register */
  388. union EVAIMRA_REG {
  389.    Uint16         all;
  390.    struct  EVAIMRA_BITS bit;
  391. };
  393. /* Interrupt Mask Register bit definitions */
  394. struct EVBIMRA_BITS {
  395.     Uint16  PDPINTB:1;      // 0       Enable PDPINTB
  396.     Uint16  CMP4INT:1;      // 1       Enable
  397.     Uint16  CMP5INT:1;      // 2       Enable
  398.     Uint16  CMP6INT:1;      // 3       Enable
  399.     Uint16  rsvd1:3;        // 6:4     reserved
  400.     Uint16  T3PINT:1;       // 7       Enable
  401.     Uint16  T3CINT:1;       // 8       Enable
  402.     Uint16  T3UFINT:1;      // 9       Enable
  403.     Uint16  T3OFINT:1;      // 10      Enable
  404.     Uint16  rsvd2:5;        // 15:11   reserved
  405. };
  406.    
  407. /* Allow access to the bit fields or entire register */
  408. union EVBIMRA_REG {
  409.    Uint16         all;
  410.    struct  EVBIMRA_BITS bit;
  411. };
  413. struct EVAIMRB_BITS {
  414.    Uint16   T2PINT:1;       // 0       Enable
  415.    Uint16   T2CINT:1;       // 1       Enable
  416.    Uint16   T2UFINT:1;      // 2       Enable
  417.    Uint16   T2OFINT:1;      // 3       Enable
  418.    Uint16   rsvd1:12;       // 15:4    reserved
  419. };
  421. /* Allow access to the bit fields or entire register */
  422. union EVAIMRB_REG {
  423.    Uint16         all;
  424.    struct  EVAIMRB_BITS bit;
  425. };
  427. struct EVBIMRB_BITS {
  428.    Uint16   T4PINT:1;       // 0       Enable
  429.    Uint16   T4CINT:1;       // 1       Enable
  430.    Uint16   T4UFINT:1;      // 2       Enable
  431.    Uint16   T4OFINT:1;      // 3       Enable
  432.    Uint16   rsvd1:12;       // 15:4    reserved
  433. };
  435. /* Allow access to the bit fields or entire register */
  436. union EVBIMRB_REG {
  437.    Uint16         all;
  438.    struct  EVBIMRB_BITS bit;
  439. };
  441. struct EVAIMRC_BITS {
  442.     Uint16   CAP1INT:1;     // 0        Enable
  443.     Uint16   CAP2INT:1;     // 1        Enable
  444.     Uint16   CAP3INT:1;     // 2        Enable
  445.     Uint16   rsvd1:13;      // 15:3     reserved
  446. };
  448. /* Allow access to the bit fields or entire register */
  449. union EVAIMRC_REG {
  450.    Uint16         all;
  451.    struct  EVAIMRC_BITS bit;
  452. };
  454. struct EVBIMRC_BITS {
  455.     Uint16   CAP4INT:1;     // 0        Enable
  456.     Uint16   CAP5INT:1;     // 1        Enable
  457.     Uint16   CAP6INT:1;     // 2        Enable
  458.     Uint16   rsvd1:13;      // 15:3     reserved
  459. };
  461. /* Allow access to the bit fields or entire register */
  462. union EVBIMRC_REG {
  463.    Uint16         all;
  464.    struct  EVBIMRC_BITS bit;
  465. };
  467. /* Interrupt Flag Register bit definitions */
  468. struct EVAIFRA_BITS {
  469.     Uint16  PDPINTA:1;      // 0       Flag PDPINTA
  470.     Uint16  CMP1INT:1;      // 1       Flag
  471.     Uint16  CMP2INT:1;      // 2       Flag
  472.     Uint16  CMP3INT:1;      // 3       Flag
  473.     Uint16  rsvd1:3;        // 6:4     reserved
  474.     Uint16  T1PINT:1;       // 7       Flag
  475.     Uint16  T1CINT:1;       // 8       Flag
  476.     Uint16  T1UFINT:1;      // 9       Flag
  477.     Uint16  T1OFINT:1;      // 10      Flag
  478.     Uint16  rsvd2:5;        // 15:11   reserved
  479. };
  480.    
  481. /* Allow access to the bit fields or entire register */
  482. union EVAIFRA_REG {
  483.    Uint16         all;
  484.    struct  EVAIMRA_BITS bit;
  485. };
  487. /* Interrupt Mask Register bit definitions */
  488. struct EVBIFRA_BITS {
  489.     Uint16  PDPINTB:1;      // 0       Flag PDPINTB
  490.     Uint16  CMP4INT:1;      // 1       Flag
  491.     Uint16  CMP5INT:1;      // 2       Flag
  492.     Uint16  CMP6INT:1;      // 3       Flag
  493.     Uint16  rsvd1:3;        // 6:4     reserved
  494.     Uint16  T3PINT:1;       // 7       Flag
  495.     Uint16  T3CINT:1;       // 8       Flag
  496.     Uint16  T3UFINT:1;      // 9       Flag
  497.     Uint16  T3OFINT:1;      // 10      Flag
  498.     Uint16  rsvd2:5;        // 15:11   reserved
  499. };
  500.    
  501. /* Allow access to the bit fields or entire register */
  502. union EVBIFRA_REG {
  503.    Uint16         all;
  504.    struct  EVBIFRA_BITS bit;
  505. };
  507. struct EVAIFRB_BITS {
  508.    Uint16   T2PINT:1;       // 0       Flag
  509.    Uint16   T2CINT:1;       // 1       Flag
  510.    Uint16   T2UFINT:1;      // 2       Flag
  511.    Uint16   T2OFINT:1;      // 3       Flag
  512.    Uint16   rsvd1:12;       // 15:4    reserved
  513. };
  515. /* Allow access to the bit fields or entire register */
  516. union EVAIFRB_REG {
  517.    Uint16         all;
  518.    struct  EVAIFRB_BITS bit;
  519. };
  521. struct EVBIFRB_BITS {
  522.    Uint16   T4PINT:1;       // 0       Flag
  523.    Uint16   T4CINT:1;       // 1       Flag
  524.    Uint16   T4UFINT:1;      // 2       Flag
  525.    Uint16   T4OFINT:1;      // 3       Flag
  526.    Uint16   rsvd1:12;       // 15:4    reserved
  527. };
  529. /* Allow access to the bit fields or entire register */
  530. union EVBIFRB_REG {
  531.    Uint16         all;
  532.    struct  EVBIFRB_BITS bit;
  533. };
  535. struct EVAIFRC_BITS {
  536.     Uint16   CAP1INT:1;     // 0        Flag
  537.     Uint16   CAP2INT:1;     // 1        Flag
  538.     Uint16   CAP3INT:1;     // 2        Flag
  539.     Uint16   rsvd1:13;      // 15:3     reserved
  540. };
  542. /* Allow access to the bit fields or entire register */
  543. union EVAIFRC_REG {
  544.    Uint16         all;
  545.    struct  EVAIFRC_BITS bit;
  546. };
  548. struct EVBIFRC_BITS {
  549.     Uint16   CAP4INT:1;     // 0        Flag
  550.     Uint16   CAP5INT:1;     // 1        Flag
  551.     Uint16   CAP6INT:1;     // 2        Flag
  552.     Uint16   rsvd1:13;      // 15:3     reserved
  553. };
  555. /* Allow access to the bit fields or entire register */
  556. union EVBIFRC_REG {
  557.    Uint16         all;
  558.    struct  EVBIFRC_BITS bit;
  559. };
  561. /* EVA Register File */
  563. struct EVA_REGS  {
  564.   union GPTCONA_REG  GPTCONA;   //0x7400
  565.   Uint16             T1CNT;     //0x7401
  566.   Uint16             T1CMPR;    //0x7402
  567.   Uint16             T1PR;      //0x7403
  568.   union T1CON_REG    T1CON;     //0x7404
  569.   Uint16             T2CNT;     //0x7405
  570.   Uint16             T2CMPR;    //0x7406
  571.   Uint16             T2PR;      //0x7407
  572.   union T2CON_REG    T2CON;     //0x7408
  573.   union EXTCONA_REG  EXTCONA;   //0x7409
  574.   Uint16             rsvd1[7];  //0x740A-10
  575.   union COMCONA_REG  COMCONA; //0x7411
  576.   Uint16             rsvd2;     //0x7412
  577.   union ACTRA_REG    ACTRA;     //0x7413
  578.   Uint16             rsvd3;     //0x7414
  579.   union DBTCON_REG   DBTCONA;   //0x7415
  580.   Uint16             rsvd4;     //0x7416
  581.   Uint16             CMPR1;     //0x7417
  582.   Uint16             CMPR2;     //0x7418
  583.   Uint16             CMPR3;     //0x7419
  584.   Uint16             rsvd5[6];  //0x741A-F
  585.   union CAPCONA_REG  CAPCONA; //0x7420
  586.   Uint16             rsvd6;     //0x7421
  587.   union CAPFIFOA_REG CAPFIFOA;  //0x7422
  588.   Uint16             CAP1FIFO;  //0x7423
  589.   Uint16             CAP2FIFO;  //0x7424
  590.   Uint16             CAP3FIFO;  //0x7425
  591.   Uint16             rsvd7;     //0x7426
  592.   Uint16             CAP1FBOT;  //0x7427
  593.   Uint16             CAP2FBOT;  //0x7428
  594.   Uint16             CAP3FBOT;  //0x7429
  595.   Uint16             rsvd8[2];  //0x742A-B
  596.   union EVAIMRA_REG  EVAIMRA; //0x742C
  597.   union EVAIMRB_REG  EVAIMRB; //0x742D
  598.   union EVAIMRC_REG  EVAIMRC; //0x742E
  599.   union EVAIFRA_REG  EVAIFRA; //0x742F
  600.   union EVAIFRB_REG  EVAIFRB; //0x7430
  601.   union EVAIFRC_REG  EVAIFRC; //0x7431
  602. };
  605. /* EVB Register File */
  607. struct EVB_REGS  {
  608.   union GPTCONB_REG  GPTCONB; //0x7500
  609.   Uint16             T3CNT;     //0x7501
  610.   Uint16             T3CMPR;    //0x7502
  611.   Uint16             T3PR;      //0x7503
  612.   union T3CON_REG    T3CON;     //0x7504
  613.   Uint16             T4CNT;     //0x7505
  614.   Uint16             T4CMPR;    //0x7506
  615.   Uint16             T4PR;      //0x7507
  616.   union T4CON_REG    T4CON;     //0x7508
  617.   union EXTCONB_REG  EXTCONB;   //0x7509
  618.   Uint16             rsvd1[7];  //0x750A-10
  619.   union COMCONB_REG  COMCONB;   //0x7511
  620.   Uint16             rsvd2;     //0x7512
  621.   union ACTRB_REG    ACTRB;     //0x7513
  622.   Uint16             rsvd3;     //0x7514
  623.   union DBTCON_REG   DBTCONB;   //0x7515
  624.   Uint16             rsvd4;     //0x7516
  625.   Uint16             CMPR4;     //0x7517
  626.   Uint16             CMPR5;     //0x7518
  627.   Uint16             CMPR6;     //0x7519
  628.   Uint16             rsvd5[6];  //0x751A-F
  629.   union CAPCONB_REG  CAPCONB;   //0x7520
  630.   Uint16             rsvd6;     //0x7521
  631.   union CAPFIFOB_REG CAPFIFOB;  //0x7522
  632.   Uint16             CAP4FIFO;  //0x7523
  633.   Uint16             CAP5FIFO;  //0x7524
  634.   Uint16             CAP6FIFO;  //0x7525
  635.   Uint16             rsvd7;     //0x7526
  636.   Uint16             CAP4FBOT;  //0x7527
  637.   Uint16             CAP5FBOT;  //0x7528
  638.   Uint16             CAP6FBOT;  //0x7529
  639.   Uint16             rsvd8[2];  //0x752A-B
  640.   union EVBIMRA_REG  EVBIMRA;   //0x752C
  641.   union EVBIMRB_REG  EVBIMRB;   //0x752D
  642.   union EVBIMRC_REG  EVBIMRC;   //0x752E
  643.   union EVBIFRA_REG  EVBIFRA;   //0x752F
  644.   union EVBIFRB_REG  EVBIFRB;   //0x7530
  645.   union EVBIFRC_REG  EVBIFRC;   //0x7531
  646. };                              
  650. //---------------------------------------------------------------------------
  651. // Function prototypes and external definitions:
  652. //
  654. extern volatile struct EVA_REGS EvaRegs;
  655. extern volatile struct EVB_REGS EvbRegs;
  657. #ifdef __cplusplus
  658. }
  659. #endif /* extern "C" */
  661. #endif  // end of DSP281x_EV.H definition
  664. //===========================================================================
  665. // No more.
  666. //===========================================================================