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上传用户:dgrongshen
上传日期:2016-07-09
资源大小:827k
文件大小:0k
源码类别:

VHDL/FPGA/Verilog

开发平台:

VHDL

  1. # Reading D:/ModelSim/tcl/vsim/pref.tcl 
  2. # //  ModelSim SE 6.0 Aug 19 2004 
  3. # //
  4. # //  Copyright Mentor Graphics Corporation 2004
  5. # //              All Rights Reserved.
  6. # //
  7. # //  THIS WORK CONTAINS TRADE SECRET AND 
  8. # //  PROPRIETARY INFORMATION WHICH IS THE PROPERTY
  9. # //  OF MENTOR GRAPHICS CORPORATION OR ITS LICENSORS
  10. # //  AND IS SUBJECT TO LICENSE TERMS.
  11. # //
  12. #  OpenFile "C:/Documents and Settings/jiangyuhang/Lb/xapp354_verilog/time_sim.vhd"