开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > DSP编程 > 查看源码
uarthw_c54xx_mcbsp.c
资源名称：DSP-C6000-DM642DEMO.rar　[点击查看]
上传用户：dahaojd
上传日期：2008-01-29
资源大小：14357k
文件大小：11k
源码类别：

DSP编程

开发平台：

C/C++

uarthw_c54xx_mcbsp.c：源码内容
  1. /*
  2.  *  Copyright 2003 by Texas Instruments Incorporated.
  3.  *  All rights reserved. Property of Texas Instruments Incorporated.
  4.  *  Restricted rights to use, duplicate or disclose this code are
  5.  *  granted through contract.
  6.  *  
  7.  */
  8. /* "@(#) DDK 1.10.00.23 07-02-03 (ddk-b12)" */
  9. /*
  10.  *  ======== uarthw_c54xx_mcbsp.c ========
  11.  */
  12.  
  13. #include <std.h>
  15. #include <hwi.h>
  16. #include <iom.h>
  18. #include <csl.h>
  19. #include <csl_mcbsp.h>
  20. #include <csl_irq.h>
  21. #include <csl_dma.h>
  23. #include <uarthw_mcbsp.h>
  25. static Int setupDma(MdUns *rxBuf, MdUns *txBuf, UARTHW_MCBSP_Params *params);
  26. static Int setupMcbsp(UARTHW_MCBSP_Params *params);
  27. static void enable(MdUns *txBuf);
  29. static MCBSP_Handle hMcbsp;
  30. static DMA_Handle hDmaRx;
  31. static DMA_Handle hDmaTx;
  33. static UARTHW_MCBSP_Params defaultParams = {
  34.     MCBSP_PORT1,        /* mcbspId */
  35.     DMA_CHA4,           /* dmaRxId */
  36.     DMA_CHA5,           /* dmaTxId */
  37.     100000000,          /* mcbspClkIn (100MHz) */
  38.     115200,             /* baud rate */
  39.     UARTHW_MCBSP_INTR_MASK_DEFAULT
  40. };
  42. /*
  43.  *  ======== UARTHW_MCBSP_start ========
  44.  */
  45. Int UARTHW_MCBSP_start(MdUns *rxBuf, MdUns *txBuf,
  46.                         UARTHW_MCBSP_Params *params)
  47. {
  48.     Int status;
  49.     Int rxId, txId;
  50.     HWI_Attrs hwiAttrs;
  52.     if (params == NULL) {
  53.         params = &defaultParams;
  54.     }
  56.     status = setupMcbsp(params);
  57.     if (status < 0) {
  58.        return (status);
  59.     }
  61.     status = setupDma(rxBuf, txBuf, params);
  62.     if (status < 0) {
  63.        return (status);
  64.     }
  66.     rxId = DMA_getEventId(hDmaRx);
  67.     txId = DMA_getEventId(hDmaTx);
  68.     
  69.     hwiAttrs.intrMask = params->intrMask.rxIntrMask;
  70.     hwiAttrs.arg = NULL;
  71.     HWI_dispatchPlug(rxId, (Fxn)UARTHW_MCBSP_dmaRxIsr, &hwiAttrs);
  72.     hwiAttrs.intrMask = params->intrMask.txIntrMask;
  73.     HWI_dispatchPlug(txId, (Fxn)UARTHW_MCBSP_dmaTxIsr, &hwiAttrs);
  75.     IRQ_enable(rxId);
  76.     IRQ_enable(txId);
  78.     enable(txBuf);
  80.     return (IOM_COMPLETED);
  81. }
  83. /*
  84.  *  ======== setupDma =======
  85.  */
  86. static Int setupDma(MdUns *rxBuf, MdUns *txBuf, UARTHW_MCBSP_Params *params)
  87. {
  88.     /*
  89.      * I am using the stack extensively during initialization as I dont 
  90.      * require these structures after initialization.
  91.      */
  92.     Uns dmaTxSynEvt, dmaRxSynEvt;
  93.     DMA_AdrPtr dmaTxDest, dmaRxSrc;
  94.    
  95.     DMA_GblConfig dmaGblCfg = {
  96.         0x00,   /*  Breakpoint Emulation Behavior (FREE)  */
  97.         NULL,   /* Source Program Page Address Register(DMSRCP)-Symbolic */
  98.         NULL,   /* Destination Program Page Address Register(DMDSTP)-Symbolic */
  99.         0x0000, /*  Element Address Index Register 0 (DMIDX0)  */
  100.         0x0000, /*  Frame Address Index Register 0 (DMFRI0)  */
  101.         0x0000, /*  Element Address Index Register 1 (DMIDX1)  */
  102.         0x0000, /*  Frame Address Index Register 1 (DMFRI1)  */
  103.         NULL,   /*  Global Source Address Reload Register (DMGSA)-Symbolic  */
  104.         NULL,   /* Global Destination Address Reload Register(DMGDA)-Symbolic */
  105.         0x0000, /*  Global Element Count Reload Register (DMGCR)  */
  106.         0x0000  /*  Global Frame Count Reload Register (DMGFR)  */
  107.     };
  108.          
  109.     DMA_Config dmaTxCfg = {
  110.         0x0001,         /*  Channel Priority (0x0000 or 0x0001)  */
  111.         DMA_DMMCR_RMK(
  112.             DMA_DMMCR_AUTOINIT_OFF,
  113.             DMA_DMMCR_DINM_ON,
  114.             DMA_DMMCR_IMOD_HALF_AND_FULL,
  115.             DMA_DMMCR_CTMOD_ABU,
  116.             DMA_DMMCR_SIND_POSTINC,
  117.             DMA_DMMCR_DMS_DATA,
  118.             DMA_DMMCR_DIND_NOMOD,
  119.             DMA_DMMCR_DMD_DATA
  120.         ),              /* Transfer Mode Control Register (DMMCR) */
  121.         DMA_DMSFC_RMK(
  122.             0,
  123.             DMA_DMSFC_DBLW_OFF,
  124.             DMA_DMSFC_FRAMECNT_OF(0)
  125.         ),              /* Sync Event and Frame Count Register (DMSFC) */
  126.         (DMA_AdrPtr)0,  /* Source Address Register (DMSRC) - Symbolic */
  127.         (DMA_AdrPtr)0,  /* Destination Address Register (DMDST) - Symbolic */
  128.         2 * UARTHW_MCBSP_TxPKTBITS     /* Element Count Register (DMCTR) */
  129.     };
  130.         
  131.     DMA_Config dmaRxCfg = {
  132.         0x0001,         /* Channel Priority (0x0000 or 0x0001) */
  133.         DMA_DMMCR_RMK(
  134.             DMA_DMMCR_AUTOINIT_OFF,
  135.             DMA_DMMCR_DINM_ON,
  136.             DMA_DMMCR_IMOD_HALF_AND_FULL,
  137.             DMA_DMMCR_CTMOD_ABU,
  138.             DMA_DMMCR_SIND_NOMOD,
  139.             DMA_DMMCR_DMS_DATA,
  140.             DMA_DMMCR_DIND_POSTINC,
  141.             DMA_DMMCR_DMD_DATA
  142.         ),              /* Transfer Mode Control Register (DMMCR) */
  143.         DMA_DMSFC_RMK(
  144.              0,
  145.              DMA_DMSFC_DBLW_OFF,
  146.              DMA_DMSFC_FRAMECNT_OF(0)
  147.         ),              /* Sync Event and Frame Count Register (DMSFC) */
  148.         (DMA_AdrPtr)0,  /* Source Address Register (DMSRC) - Symbolic */
  149.         (DMA_AdrPtr)0,  /* Destination Address Register (DMDST) - Symbolic */
  150.         2 * UARTHW_MCBSP_RxPKTBITS     /*  Element Count Register (DMCTR) */
  151.     };
  153.     if (params->mcbspId == MCBSP_PORT1) {
  154.         dmaRxSynEvt = DMA_DMSFC_DSYN_REVT1;
  155.         dmaTxSynEvt = DMA_DMSFC_DSYN_XEVT1;
  156.         dmaTxDest = (DMA_AdrPtr)MCBSP_ADDR(DXR11); 
  157.         dmaRxSrc  = (DMA_AdrPtr)MCBSP_ADDR(DRR11);
  158.     }
  159.     else {
  160.         dmaRxSynEvt = DMA_DMSFC_DSYN_REVT0;
  161.         dmaTxSynEvt = DMA_DMSFC_DSYN_XEVT0;
  162.         dmaTxDest = (DMA_AdrPtr)MCBSP_ADDR(DXR10); 
  163.         dmaRxSrc  = (DMA_AdrPtr)MCBSP_ADDR(DRR10);
  164.     }
  165.      
  166.     hDmaRx = DMA_open(params->dmaRxId, DMA_OPEN_RESET);
  167.     hDmaTx = DMA_open(params->dmaTxId, DMA_OPEN_RESET);
  169.     if (hDmaTx == INV || hDmaRx == INV) {
  170.         return (IOM_EBADIO);
  171.     }
  173.     dmaTxCfg.dmsrc = (DMA_AdrPtr)(&txBuf[1]);
  174.     dmaTxCfg.dmdst = dmaTxDest;
  175.     dmaTxCfg.dmsfc = _DMA_DMSFC_DSYN_MK(dmaTxSynEvt);
  176.          
  177.     DMA_config(hDmaTx, &dmaTxCfg);
  178.          
  179.     dmaRxCfg.dmdst = (DMA_AdrPtr)(&rxBuf[0]);
  180.     dmaRxCfg.dmsrc = dmaRxSrc;
  181.     dmaRxCfg.dmsfc = _DMA_DMSFC_DSYN_MK(dmaRxSynEvt);
  183.     DMA_config(hDmaRx, &dmaRxCfg);
  185.     DMA_globalConfig(0x0FFFF, &dmaGblCfg);
  187.     /* Set value of Global Index Register, DMIDX0 */
  188.     DMA_RSET(DMIDX0, 0);
  189.     DMA_RSET(DMIDX1, 0);
  191.     /* Set FREE bit in DMPREC to enable free run on DMA */
  192.     DMA_FSET(DMPREC, FREE, 1);
  194.     return (IOM_COMPLETED);
  195. }
  197. /*
  198.  *  ======== setupMcbsp ========
  199.  *  This function is used to setup the McBSP port chosen with the initial
  200.  *  settings based on parity, stopbits, databits,baudrates chosen.
  201.  */
  202. static Int setupMcbsp(UARTHW_MCBSP_Params *params)
  203. {
  204.     /*
  205.      * I am using the stack extensively during initialization as I dont 
  206.      * require these structures after initialization.
  207.      */
  208.     Uns clkdv;
  210.     MCBSP_Config mcbspCfg = {
  211.         MCBSP_SPCR1_RMK(
  212.             MCBSP_SPCR1_DLB_OFF,
  213.             MCBSP_SPCR1_RJUST_DEFAULT,
  214.             MCBSP_SPCR1_CLKSTP_DISABLE,
  215.             MCBSP_SPCR1_DXENA_DEFAULT,
  216.             MCBSP_SPCR1_RINTM_RRDY,
  217.             MCBSP_SPCR1_RRST_DISABLE
  218.         ),                                       /* SPCR1 */ 
  219.         MCBSP_SPCR2_RMK(
  220.             MCBSP_SPCR2_FREE_NO,
  221.             MCBSP_SPCR2_SOFT_YES,
  222.             MCBSP_SPCR2_FRST_DEFAULT,
  223.             MCBSP_SPCR2_GRST_DEFAULT,
  224.             MCBSP_SPCR2_XINTM_XRDY,
  225.             MCBSP_SPCR2_XSYNCERR_NO
  226.         ),                                     /* SPCR2 */ 
  227.         MCBSP_RCR1_RMK(
  228.             MCBSP_RCR1_RFRLEN1_OF(
  229.                 UARTHW_MCBSP_DATABITS + UARTHW_MCBSP_PARITYBITS),
  230.             MCBSP_RCR1_RWDLEN1_16BIT
  231.         ),                                     /* RCR1 */
  232.         MCBSP_RCR2_RMK(
  233.             MCBSP_RCR2_RPHASE_DUAL,
  234.             MCBSP_RCR2_RFRLEN2_OF(UARTHW_MCBSP_RxHSTOPBITS - 1),
  235.             MCBSP_RCR2_RWDLEN2_8BIT,
  236.             MCBSP_RCR2_RCOMPAND_MSB,
  237.             MCBSP_RCR2_RFIG_NO,
  238.             MCBSP_RCR2_RDATDLY_1BIT
  239.         ),                                     /* RCR2 */
  240.         MCBSP_XCR1_RMK(
  241.             MCBSP_XCR1_XFRLEN1_OF(
  242.                 UARTHW_MCBSP_DATABITS + UARTHW_MCBSP_PARITYBITS),
  243.             MCBSP_XCR1_XWDLEN1_16BIT
  244.         ),                                     /* XCR1 */
  245.         MCBSP_XCR2_RMK(
  246.             MCBSP_XCR2_XPHASE_DUAL,
  247.             MCBSP_XCR2_XFRLEN2_OF(UARTHW_MCBSP_TxHSTOPBITS - 1),
  248.             MCBSP_XCR2_XWDLEN2_8BIT,
  249.             MCBSP_XCR2_XCOMPAND_MSB,
  250.             MCBSP_XCR2_XFIG_YES,
  251.             MCBSP_XCR2_XDATDLY_0BIT
  252.         ),                                     /* XCR2 */
  253.         MCBSP_SRGR1_RMK(
  254.             MCBSP_SRGR1_FWID_OF(0),
  255.             MCBSP_SRGR1_CLKGDV_OF(1)
  256.         ),                                     /* SRGR1 */
  257.         MCBSP_SRGR2_RMK( 
  258.             MCBSP_SRGR2_GSYNC_FREE,
  259.             MCBSP_SRGR2_CLKSP_RISING,
  260.             MCBSP_SRGR2_CLKSM_INTERNAL,
  261.             MCBSP_SRGR2_FSGM_DXR2XSR,
  262.             0
  263.         ),                          
  264.         0x0000u,                               /* MCR1 */
  265.         0x0000u,                               /* MCR2 */
  266.         MCBSP_PCR_RMK(
  267.             MCBSP_PCR_XIOEN_SP,
  268.             MCBSP_PCR_RIOEN_SP,
  269.             MCBSP_PCR_FSXM_INTERNAL,
  270.             MCBSP_PCR_FSRM_EXTERNAL,
  271.             MCBSP_PCR_CLKXM_OUTPUT,
  272.             MCBSP_PCR_CLKRM_OUTPUT,
  273.             MCBSP_PCR_FSXP_ACTIVELOW,
  274.             MCBSP_PCR_FSRP_ACTIVELOW,
  275.             MCBSP_PCR_CLKXP_RISING,
  276.             MCBSP_PCR_CLKRP_FALLING
  277.         ),                                     /* PCR   */
  278.         0x0000u,                               /* RCERA */
  279.         0x0000u,                               /* RCERB */
  280.         0x0000u,                               /* XCERA */
  281.         0x0000u,                               /* XCERB */
  282.     };
  284.     hMcbsp = MCBSP_open(params->mcbspId, MCBSP_OPEN_RESET);
  286.     if (hMcbsp == INV) {
  287.         return (IOM_EBADIO);
  288.     }
  290.     /*
  291.      * Here we compute the bit rate of the McBSP.  Each UART bit is 
  292.      * represented by 16 McBSP bits.
  293.      */
  294.     clkdv = (Uns)(params->mcbspClkIn / (params->baud * 16));
  295.   
  296.     /* clkdv is max 8-bits long, so make sure we didn't overflow ... */
  297.     if (clkdv > 0xff) {
  298.         return (IOM_EBADARGS);
  299.     }
  301.     mcbspCfg.srgr1 = clkdv;
  302.     
  303.     MCBSP_config(hMcbsp, &mcbspCfg);
  305.     return (IOM_COMPLETED);
  306. }
  308. /*
  309.  *  ======== enable ========
  310.  *  This function is used to enable the McBSP and start DMA
  311.  */
  312. static void enable(MdUns *txBuf)
  313. {
  314.     /* Take MCBSP receive and transmit out of reset */
  315.     MCBSP_start(hMcbsp, MCBSP_RCV_START | MCBSP_XMIT_START, 0xFFFF);
  317.     /* Prime MCBSP DXR */
  318.     while (!MCBSP_xrdy(hMcbsp)) {
  319.         ;
  320.     }
  321.     MCBSP_write(hMcbsp, txBuf[0]);
  322.   
  323.     DMA_start(hDmaTx);
  324.     DMA_start(hDmaRx);
  325.   
  326.     /* Start the MCBSP and Sample Rate Generator */
  327.     MCBSP_start(hMcbsp, MCBSP_SRGR_START, 0xFFFF);
  328. }