开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > DSP编程 > 查看源码
c6211dsk.h
资源名称：DSP-C6000-DM642DEMO.rar　[点击查看]
上传用户：dahaojd
上传日期：2008-01-29
资源大小：14357k
文件大小：7k
源码类别：

DSP编程

开发平台：

C/C++

c6211dsk.h：源码内容
  1. /*******************************************************************************
  2. * FILENAME
  3. *   c6211dsk.h
  4. *
  5. * DESCRIPTION
  6. *   DSK Header File
  7. *
  8. *******************************************************************************/
  10. /* Register definitions for C6211 chip on DSK */
  12. /* Define EMIF Registers  */
  13. #define EMIF_GCR  0x1800000 /* Address of EMIF global control */
  14. #define EMIF_CE0 0x1800008 /* Address of EMIF CE0 control */
  15. #define EMIF_CE1 0x1800004 /* Address of EMIF CE1 control */
  16. #define EMIF_SDCTRL 0x1800018 /* Address of EMIF SDRAM control */
  17. #define EMIF_SDRP 0x180001c /* Address of EMIF SDRM refresh period */
  18. #define EMIF_SDEXT 0x1800020 /* Address of EMIF SDRAM extension */
  19.  
  20. /* Define McBSP0 Registers */
  21. #define McBSP0_DRR      0x18c0000   /* Address of data receive reg.         */
  22. #define McBSP0_DXR      0x18c0004   /* Address of data transmit reg.        */
  23. #define McBSP0_SPCR     0x18c0008   /* Address of serial port contl. reg.   */
  24. #define McBSP0_RCR      0x18c000C   /* Address of receive control reg.      */
  25. #define McBSP0_XCR      0x18c0010   /* Address of transmit control reg.     */
  26. #define McBSP0_SRGR     0x18c0014   /* Address of sample rate generator     */
  27. #define McBSP0_MCR      0x18c0018   /* Address of multichannel reg.         */
  28. #define McBSP0_RCER     0x18c001C   /* Address of receive channel enable.   */
  29. #define McBSP0_XCER     0x18c0020   /* Address of transmit channel enable.  */
  30. #define McBSP0_PCR      0x18c0024   /* Address of pin control reg.          */
  32. /* Define McBSP1 Registers */
  33. #define McBSP1_DRR      0x1900000   /* Address of data receive reg.         */
  34. #define McBSP1_DXR      0x1900004   /* Address of data transmit reg.        */
  35. #define McBSP1_SPCR     0x1900008   /* Address of serial port contl. reg.   */
  36. #define McBSP1_RCR      0x190000C   /* Address of receive control reg.      */
  37. #define McBSP1_XCR      0x1900010   /* Address of transmit control reg.     */
  38. #define McBSP1_SRGR     0x1900014   /* Address of sample rate generator     */
  39. #define McBSP1_MCR      0x1900018   /* Address of multichannel reg.         */
  40. #define McBSP1_RCER     0x190001C   /* Address of receive channel enable.   */
  41. #define McBSP1_XCER     0x1900020   /* Address of transmit channel enable.  */
  42. #define McBSP1_PCR      0x1900024   /* Address of pin control reg.          */
  44. /* Define L2 Cache Registers */
  45. #define L2CFG           0x1840000   /* Address of L2 config reg             */
  46. #define MAR0            0x1848200   /* Address of mem attribute reg         */
  48. /* Define Interrupt Registers */
  49. #define IMH             0x19c0000   /* Address of Interrupt Multiplexer High*/
  50. #define IML             0x19c0004   /* Address of Interrupt Multiplexer Low */
  52. /* Define Timer0 Registers */
  53. #define TIMER0_CTRL     0x1940000 /* Address of timer0 control reg.       */
  54. #define TIMER0_PRD      0x1940004 /* Address of timer0 period reg.        */
  55. #define TIMER0_COUNT    0x1940008 /* Address of timer0 counter reg.       */
  57. /* Define Timer1 Registers */
  58. #define TIMER1_CTRL     0x1980000 /* Address of timer1 control reg.       */
  59. #define TIMER1_PRD      0x1980004 /* Address of timer1 period reg.        */
  60. #define TIMER1_COUNT    0x1980008 /* Address of timer1 counter reg.       */
  62. /* Define EDMA Registers */
  63. #define PQSR 0x01A0FFE0 /* Address of priority queue status     */
  64. #define CIPR 0x01A0FFE4 /* Address of channel interrupt pending */
  65. #define CIER 0x01A0FFE8 /* Address of channel interrupt enable  */
  66. #define CCER 0x01A0FFEC /* Address of channel chain enable      */
  67. #define ER 0x01A0FFF0 /* Address of event register            */
  68. #define EER 0x01A0FFF4 /* Address of event enable register     */
  69. #define ECR 0x01A0FFF8 /* Address of event clear register      */
  70. #define ESR 0x01A0FFFC /* Address of event set register        */
  72. /* Define EDMA Transfer Parameter Entry Fields */
  73. #define OPT 0*4 /* Options Parameter                    */
  74. #define SRC 1*4 /* SRC Address Parameter                */
  75. #define CNT 2*4 /* Count Parameter                      */
  76. #define DST 3*4 /* DST Address Parameter                */
  77. #define IDX 4*4 /* IDX Parameter                        */
  78. #define LNK 5*4 /* LNK Parameter                        */
  80. /* Define EDMA Parameter RAM Addresses */ 
  81. #define EVENT0_PARAMS 0x01A00000
  82. #define EVENT1_PARAMS EVENT0_PARAMS + 0x18
  83. #define EVENT2_PARAMS EVENT1_PARAMS + 0x18
  84. #define EVENT3_PARAMS EVENT2_PARAMS + 0x18
  85. #define EVENT4_PARAMS EVENT3_PARAMS + 0x18
  86. #define EVENT5_PARAMS EVENT4_PARAMS + 0x18
  87. #define EVENT6_PARAMS EVENT5_PARAMS + 0x18
  88. #define EVENT7_PARAMS EVENT6_PARAMS + 0x18
  89. #define EVENT8_PARAMS EVENT7_PARAMS + 0x18
  90. #define EVENT9_PARAMS EVENT8_PARAMS + 0x18
  91. #define EVENTA_PARAMS EVENT9_PARAMS + 0x18
  92. #define EVENTB_PARAMS EVENTA_PARAMS + 0x18
  93. #define EVENTC_PARAMS EVENTB_PARAMS + 0x18
  94. #define EVENTD_PARAMS EVENTC_PARAMS + 0x18
  95. #define EVENTE_PARAMS EVENTD_PARAMS + 0x18
  96. #define EVENTF_PARAMS EVENTE_PARAMS + 0x18
  97. #define EVENTN_PARAMS EVENTF_PARAMS + 0x18
  98. #define EVENTO_PARAMS EVENTN_PARAMS + 0x18
  100. /* Define QDMA Memory Mapped Registers */
  101. #define QDMA_OPT 0x02000000 /* Address of QDMA options register     */
  102. #define QDMA_SRC 0x02000004 /* Address of QDMA SRC address register */
  103. #define QDMA_CNT 0x02000008 /* Address of QDMA counts register      */
  104. #define QDMA_DST 0x0200000C /* Address of QDMA DST address register */
  105. #define QDMA_IDX 0x02000010 /* Address of QDMA index register       */
  106.  
  107. /* Define QDMA Pseudo Registers */
  108. #define QDMA_S_OPT 0x02000020 /* Address of QDMA options register     */
  109. #define QDMA_S_SRC 0x02000024 /* Address of QDMA SRC address register */
  110. #define QDMA_S_CNT 0x02000028 /* Address of QDMA counts register      */
  111. #define QDMA_S_DST 0x0200002C /* Address of QDMA DST address register */
  112. #define QDMA_S_IDX 0x02000030 /* Address of QDMA index register       */
  114. /* Definitions for the DSK Board and SW */
  115. #define PI 3.1415926
  116. #define IO_PORT 0x90080000  /* I/O port Address,top byte valid data */
  117. #define INTERNAL_MEM_SIZE (0x4000)>>2
  118. #define EXTERNAL_MEM_SIZE (0x400000)>>2
  119. #define FLASH_SIZE 0x20000 
  120. #define POST_SIZE 0x10000 
  121. #define FLASH_WRITE_SIZE 0x80 
  122. #define INTERNAL_MEM_START 0xc000
  123. #define EXTERNAL_MEM_START 0x80000000
  124. #define FLASH_START 0x90000000
  125. #define POST_END 0x90010000 
  126. #define FLASH_ADR1 0x90005555
  127. #define FLASH_ADR2 0x90002AAA
  128. #define FLASH_KEY1 0xAA
  129. #define FLASH_KEY2 0x55
  130. #define FLASH_KEY3 0xA0
  131. #define ALL_A 0xaaaaaaaa
  132. #define ALL_5 0x55555555
  133. #define CE1_8 0xffffff03  /* reg to set CE1 as 8bit async */
  134. #define CE1_32 0xffffff23  /* reg to set CE1 as 32bit async */