开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
ixp425Pci_p.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：11k
源码类别：

VxWorks

开发平台：

C/C++

ixp425Pci_p.h：源码内容
  2. /* ixp425Pci_p.h - private header file for the ixp425 PCI unit driver */
  4. /* Copyright 2002 Wind River Systems, Inc. */
  6. /*
  7. modification history
  8. --------------------
  9. 01a,05jun02,jb  initial version...
  10. */
  12. #ifndef IXP425PCI_P_H
  13. #define IXP425PCI_P_H
  15. #include "dllLib.h"
  16. #include "ixp425Pci.h"
  19. #ifndef BIT
  20. #define BIT(x) (1<<(x))
  21. #endif
  23. /* Mask definitions*/
  24. #define IXP425_PCI_TOP_WORD_OF_LONG_MASK        0xffff0000
  25. #define IXP425_PCI_TOP_BYTE_OF_LONG_MASK        0xff000000
  26. #define IXP425_PCI_BOTTOM_WORD_OF_LONG_MASK     0x0000ffff
  27. #define IXP425_PCI_BOTTOM_TRIBYTES_OF_LONG_MASK 0x00ffffff
  28. #define IXP425_PCI_BOTTOM_NIBBLE_OF_LONG_MASK   0x0000000f
  29. #define IXP425_PCI_MAX_UINT32                   0xffffffff
  31. #define IXP425_PCI_BAR_QUERY                    0xffffffff
  32. /* PCI command bits */
  34. #define PCI_CMD_IO_ENABLE 0x0001 /* IO access enable */
  35. #define PCI_CMD_MEM_ENABLE 0x0002 /* memory access enable */
  36. #define PCI_CMD_MASTER_ENABLE 0x0004 /* bus master enable */
  37. #define PCI_CMD_MON_ENABLE 0x0008 /* monitor special cycles enable */
  38. #define PCI_CMD_WI_ENABLE 0x0010 /* write and invalidate enable */
  39. #define PCI_CMD_SNOOP_ENABLE 0x0020 /* palette snoop enable */
  40. #define PCI_CMD_PERR_ENABLE 0x0040 /* parity error enable */
  41. #define PCI_CMD_WC_ENABLE 0x0080 /* wait cycle enable */
  42. #define PCI_CMD_SERR_ENABLE 0x0100 /* system error enable */
  43. #define PCI_CMD_FBTB_ENABLE 0x0200 /* fast back to back enable */
  45. /* PCI base address mask bits */
  46. #define PCI_PCIADDR_MASK 0x00ffffff
  47. #define PCI_MEMBASE_MASK ~0xf /* mask for memory base address */
  48. #define PCI_IOBASE_MASK ~0x3 /* mask for IO base address */
  49. #define PCI_BASE_IO 0x1 /* IO space indicator */
  50. #define PCI_BASE_BELOW_1M 0x2 /* memory locate below 1MB */
  51. #define PCI_BASE_IN_64BITS 0x4 /* memory locate anywhere in 64 bits */
  52. #define PCI_BASE_PREFETCH 0x8 /* memory prefetchable */
  54. /* PCI header type bits */
  56. #define PCI_HEADER_TYPE_MASK 0x7f /* mask for header type */
  57. #define PCI_HEADER_PCI_PCI 0x01 /* PCI to PCI bridge */
  58. #define PCI_HEADER_MULTI_FUNC 0x80 /* multi function device */
  60. /*PCI configuration regs.*/
  62. #define PCI_CFG_VENDOR_ID 0x00
  63. #define PCI_CFG_DEVICE_ID 0x02
  64. #define PCI_CFG_COMMAND 0x04
  65. #define PCI_CFG_STATUS 0x06
  66. #define PCI_CFG_REVISION 0x08
  67. #define PCI_CFG_PROGRAMMING_IF 0x09
  68. #define PCI_CFG_SUBCLASS 0x0a
  69. #define PCI_CFG_CLASS 0x0b
  70. #define PCI_CFG_CACHE_LINE_SIZE 0x0c
  71. #define PCI_CFG_LATENCY_TIMER 0x0d
  72. #define PCI_CFG_HEADER_TYPE 0x0e
  73. #define PCI_CFG_BIST 0x0f
  74. #define PCI_CFG_BASE_ADDRESS_0 0x10
  75. #define PCI_CFG_BASE_ADDRESS_1 0x14
  76. #define PCI_CFG_BASE_ADDRESS_2 0x18
  77. #define PCI_CFG_BASE_ADDRESS_3 0x1c
  78. #define PCI_CFG_BASE_ADDRESS_4 0x20
  79. #define PCI_CFG_BASE_ADDRESS_5 0x24
  80. #define PCI_CFG_CIS 0x28
  81. #define PCI_CFG_SUB_VENDOR_ID 0x2c
  82. #define PCI_CFG_SUB_SYSTEM_ID 0x2e
  83. #define PCI_CFG_EXPANSION_ROM 0x30
  84. #define PCI_CFG_RESERVED_0 0x34
  85. #define PCI_CFG_RESERVED_1 0x38
  86. #define PCI_CFG_DEV_INT_LINE 0x3c
  87. #define PCI_CFG_DEV_INT_PIN 0x3d
  88. #define PCI_CFG_MIN_GRANT 0x3e
  89. #define PCI_CFG_MAX_LATENCY 0x3f
  90. #define PCI_CFG_SPECIAL_USE     0x41
  91. #define PCI_CFG_MODE            0x43
  94. /*Configuration command bit definitions*/
  95. #define PCI_CFG_CMD_IOAE BIT(0) 
  96. #define PCI_CFG_CMD_MAE  BIT(1)
  97. #define PCI_CFG_CMD_BME  BIT(2)
  98. #define PCI_CFG_CMD_MWIE BIT(4)
  99. #define PCI_CFG_CMD_SER  BIT(8)
  100. #define PCI_CFG_CMD_FBBE BIT(9)
  101. #define PCI_CFG_CMD_MDPE BIT(24)
  102. #define PCI_CFG_CMD_STA  BIT(27)
  103. #define PCI_CFG_CMD_RTA  BIT(28)
  104. #define PCI_CFG_CMD_RMA  BIT(29)
  105. #define PCI_CFG_CMD_SSE  BIT(30)
  106. #define PCI_CFG_CMD_DPE  BIT(31)
  108. /* PCI-to-PCI bridge configuration register offsets */
  109. /* Note that only modulo-4 addresses are written to the address register */
  111. #define PCI_CFG_PRIMARY_BUS 0x18
  112. #define PCI_CFG_SECONDARY_BUS 0x19
  113. #define PCI_CFG_SUBORDINATE_BUS 0x1a
  114. #define PCI_CFG_SEC_LATENCY 0x1b
  115. #define PCI_CFG_IO_BASE 0x1c
  116. #define PCI_CFG_IO_LIMIT 0x1d
  117. #define PCI_CFG_SEC_STATUS 0x1e
  118. #define PCI_CFG_MEM_BASE 0x20
  119. #define PCI_CFG_MEM_LIMIT 0x22
  120. #define PCI_CFG_PRE_MEM_BASE 0x24
  121. #define PCI_CFG_PRE_MEM_LIMIT 0x26
  122. #define PCI_CFG_PRE_MEM_BASE_U 0x28
  123. #define PCI_CFG_PRE_MEM_LIMIT_U 0x2c
  124. #define PCI_CFG_IO_BASE_U 0x30
  125. #define PCI_CFG_IO_LIMIT_U 0x32
  126. #define PCI_CFG_ROM_BASE 0x38
  127. #define PCI_CFG_BRG_INT_LINE 0x3c
  128. #define PCI_CFG_BRG_INT_PIN 0x3d
  129. #define PCI_CFG_BRIDGE_CONTROL 0x3e
  133. /*Register addressing definitions for PCI controller configuration
  134.   and status registers*/
  136. #define PCI_CSR_BASE (0xC0000000)
  138. #define PCI_NP_AD_OFFSET       (0x00)
  139. #define PCI_NP_CBE_OFFSET      (0x04)
  140. #define PCI_NP_WDATA_OFFSET    (0x08)
  141. #define PCI_NP_RDATA_OFFSET    (0x0C)
  142. #define PCI_CRP_OFFSET         (0x10)
  143. #define PCI_CRP_WDATA_OFFSET   (0x14)
  144. #define PCI_CRP_RDATA_OFFSET   (0x18)
  145. #define PCI_CSR_OFFSET         (0x1C)
  146. #define PCI_ISR_OFFSET         (0x20)
  147. #define PCI_INTEN_OFFSET       (0x24)
  148. #define PCI_DMACTRL_OFFSET     (0x28)
  149. #define PCI_AHBMEMBASE_OFFSET  (0x2C)
  150. #define PCI_AHBIOBASE_OFFSET   (0x30)
  151. #define PCI_PCIMEMBASE_OFFSET  (0x34)
  152. #define PCI_AHBDOORBELL_OFFSET (0x38)
  153. #define PCI_PCIDOORBELL_OFFSET (0x3C)
  154. #define PCI_ATPDMA0_AHBADDR    (0x40)
  155. #define PCI_ATPDMA0_PCIADDR    (0x44)
  156. #define PCI_ATPDMA0_LENADDR    (0x48)
  157. #define PCI_ATPDMA1_AHBADDR    (0x4C)
  158. #define PCI_ATPDMA1_PCIADDR    (0x50)
  159. #define PCI_ATPDMA1_LENADDR    (0x54)
  160. #define PCI_PTADMA0_AHBADDR    (0x58)
  161. #define PCI_PTADMA0_PCIADDR    (0x5C)
  162. #define PCI_PTADMA0_LENADDR    (0x60)
  163. #define PCI_PTADMA1_AHBADDR    (0x64)
  164. #define PCI_PTADMA1_PCIADDR    (0x68)
  165. #define PCI_PTADMA1_LENADDR    (0x6C)
  168. /*Non prefetch registers bit definitions*/
  170. #define NP_CMD_INTACK      (0x0)
  171. #define NP_CMD_SPECIAL     (0x1)
  172. #define NP_CMD_IOREAD      (0x2)
  173. #define NP_CMD_IOWRITE     (0x3)
  174. #define NP_CMD_MEMREAD     (0x6)
  175. #define NP_CMD_MEMWRITE    (0x7)
  176. #define NP_CMD_CONFIGREAD  (0xa)
  177. #define NP_CMD_CONFIGWRITE (0xb)
  179. #define PCI_NP_CBE_BESL  (4)
  180. #define PCI_NP_AD_FUNCSL (8)
  183. /*Configuration Port register bit definitions*/
  184. #define PCI_CRP_WRITE BIT(16)
  187. /*CSR Register bit definitions*/
  188. #define PCI_CSR_HOST  BIT(0)
  189. #define PCI_CSR_ARBEN BIT(1)
  190. #define PCI_CSR_ADS   BIT(2)
  191. #define PCI_CSR_PDS   BIT(3)
  192. #define PCI_CSR_ABE   BIT(4)
  193. #define PCI_CSR_DBT   BIT(5)
  194. #define PCI_CSR_ASE   BIT(8)
  195. #define PCI_CSR_IC    BIT(15)
  197. /*ISR (Interrupt status) Register bit definitions*/
  198. #define PCI_ISR_PSE   BIT(0)
  199. #define PCI_ISR_PFE   BIT(1)
  200. #define PCI_ISR_PPE   BIT(2)
  201. #define PCI_ISR_AHBE  BIT(3)
  202. #define PCI_ISR_APDC  BIT(4)
  203. #define PCI_ISR_PADC  BIT(5)
  204. #define PCI_ISR_ADB   BIT(6)
  205. #define PCI_ISR_PDB   BIT(7)
  207. /*INTEN (Interrupt Enable) Register bit definitions*/
  208. #define PCI_INTEN_PSE   BIT(0)
  209. #define PCI_INTEN_PFE   BIT(1)
  210. #define PCI_INTEN_PPE   BIT(2)
  211. #define PCI_INTEN_AHBE  BIT(3)
  212. #define PCI_INTEN_APDC  BIT(4)
  213. #define PCI_INTEN_PADC  BIT(5)
  214. #define PCI_INTEN_ADB   BIT(6)
  215. #define PCI_INTEN_PDB   BIT(7)
  217. /*DMACTRL DMA Control and status Register*/
  218. #define PCI_DMACTRL_APDCEN  BIT(0)
  219. #define PCI_DMACTRL_APDC0   BIT(4)
  220. #define PCI_DMACTRL_APDE0   BIT(5)
  221. #define PCI_DMACTRL_APDC1   BIT(6)
  222. #define PCI_DMACTRL_APDE1   BIT(7)
  223. #define PCI_DMACTRL_PADCEN  BIT(8)
  224. #define PCI_DMACTRL_PADC0   BIT(12)
  225. #define PCI_DMACTRL_PADE0   BIT(13)
  226. #define PCI_DMACTRL_PADC1   BIT(14)
  227. #define PCI_DMACTRL_PADE1   BIT(15)
  229. /*DMA length registers bit definitions - these are common to all
  230.  four DMA length registers*/
  231. #define PCI_DMA_LEN_BE BIT(28)
  232. #define PCI_DMA_LEN_EN BIT(31)
  234. #define IXP425_PCI_DMA_MAX_LEN 0xffff
  236. /* number of IRQs mapped on PCI interrupt */
  238. #define PCI_IRQ_LINES 4
  241. /*Size of DMA request pools*/
  242. #define NUM_REQ_POOL 10
  244. /*Register access macros*/
  245. #ifndef IX_PCI_UNIT_TEST
  247. #define REG_WRITE(b,o,v) (*(volatile UINT32*)((b+o))=(v))
  248. #define REG_READ(b,o,v)  ((v)=(*(volatile UINT32*)((b+o))))
  250. #else
  252. #define REG_WRITE(b,o,v) registerWriteStub(b,o,v)
  253. #define REG_READ(b,o,v)  registerReadStub(b,o,&v)
  255. #endif
  256. /* structure for the device & bridge header */
  258. typedef struct pciHeaderDevice
  259.     {
  260.     UINT16 vendorId; /* vendor ID */
  261.     UINT16 deviceId; /* device ID */
  262.     UINT16 command; /* command register */
  263.     UINT16 status; /* status register */
  264.     UINT8 revisionId; /* revision ID */
  265.     UINT8 classCode; /* class code */
  266.     UINT8 subClass; /* sub class code */
  267.     UINT8 progIf; /* programming interface */
  268.     UINT8 cacheLine; /* cache line */
  269.     UINT8 latency; /* latency time */
  270.     UINT8 headerType; /* header type */
  271.     UINT8 bist; /* BIST */
  272.     UINT32      base0; /* base address 0 */
  273.     UINT32      base1; /* base address 1 */
  274.     UINT32      base2; /* base address 2 */
  275.     UINT32      base3; /* base address 3 */
  276.     UINT32      base4; /* base address 4 */
  277.     UINT32      base5; /* base address 5 */
  278.     UINT32      cis; /* cardBus CIS pointer */
  279.     UINT16      subVendorId; /* sub system vendor ID */
  280.     UINT16      subSystemId; /* sub system ID */
  281.     UINT32      romBase; /* expansion ROM base address */
  282.     UINT32      reserved0; /* reserved */
  283.     UINT32      reserved1; /* reserved */
  284.     UINT8       intLine; /* interrupt line */
  285.     UINT8       intPin; /* interrupt pin */
  286.     UINT8       minGrant; /* min Grant */
  287.     UINT8       maxLatency; /* max Latency */
  288.     } PCI_HEADER_DEVICE;
  290. typedef struct pciHeaderBridge
  291.     {
  292.     UINT16 vendorId; /* vendor ID */
  293.     UINT16 deviceId; /* device ID */
  294.     UINT16 command; /* command register */
  295.     UINT16 status; /* status register */
  296.     UINT8 revisionId; /* revision ID */
  297.     UINT8 classCode; /* class code */
  298.     UINT8 subClass; /* sub class code */
  299.     UINT8 progIf; /* programming interface */
  300.     UINT8 cacheLine; /* cache line */
  301.     UINT8 latency; /* latency time */
  302.     UINT8 headerType; /* header type */
  303.     UINT8 bist; /* BIST */
  304.     UINT32 base0; /* base address 0 */
  305.     UINT32 base1; /* base address 1 */
  306.     UINT8 priBus; /* primary bus number */
  307.     UINT8 secBus; /* secondary bus number */
  308.     UINT8 subBus; /* subordinate bus number */
  309.     UINT8 secLatency; /* secondary latency timer */
  310.     UINT8 ioBase; /* IO base */
  311.     UINT8 ioLimit; /* IO limit */
  312.     UINT16 secStatus; /* secondary status */
  313.     UINT16 memBase; /* memory base */
  314.     UINT16 memLimit; /* memory limit */
  315.     UINT16 preBase; /* prefetchable memory base */
  316.     UINT16 preLimit; /* prefetchable memory limit */
  317.     UINT32      preBaseUpper; /* prefetchable memory base upper 32 bits */
  318.     UINT32 preLimitUpper; /* prefetchable memory base upper 32 bits */
  319.     UINT16 ioBaseUpper; /* IO base upper 16 bits */
  320.     UINT16 ioLimitUpper; /* IO limit upper 16 bits */
  321.     UINT32 reserved; /* reserved */
  322.     UINT32 romBase; /* expansion ROM base address */
  323.     UINT8 intLine; /* interrupt line */
  324.     UINT8 intPin; /* interrupt pin */
  325.     UINT16 control; /* bridge control */
  326.     } PCI_HEADER_BRIDGE;
  328. typedef struct pciIntRtn
  329.     {
  330.     DL_NODE node; /* double link list */
  331.     VOIDFUNCPTR routine; /* interrupt handler */
  332.     UINT32 parameter; /* parameter of the handler */
  333.     } PCI_INT_RTN;
  336. typedef struct pciCallbackIntRtn
  337.     {
  338.     DL_NODE node; /* double link list */
  339.     PCICALLBACKFUNC routine; /* interrupt handler */
  340.     } PCI_CALLBACK_INT_RTN;
  342. #endif /* IXP425PCI_P_H */