开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
if_egl.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：16k
源码类别：

VxWorks

开发平台：

C/C++

if_egl.h：源码内容
  1. /* if_egl.h - Interphase Eagle 4207 Ethernet driver header */
  3. /*
  4. modification history
  5. --------------------
  6. 02c,22sep92,rrr  added support for c++
  7. 02b,26may92,rrr  the tree shuffle
  8. 02a,27dec91,gae  cleanup, removal of bitfields, structure simplification.
  9. 01b,04oct91,rrr  passed through the ansification filter
  10.   -fixed missing ;
  11.   -fixed #else and #endif
  12.   -changed TINY and UTINY to INT8 and UINT8
  13.   -changed copyright notice
  14. 01a,27nov90,ajm  adapted from MIPS 4.3 driver.
  15. */
  17. /*
  18.  * if_egl.h : V/Ethernet 4207 EAGLE.
  19.  * Created  : 11/17/87 by Interphase Corp.
  20.  * Author   : Manlio D. Marquez
  21.  */
  23. #ifndef __INCif_eglh
  24. #define __INCif_eglh
  26. #ifdef __cplusplus
  27. extern "C" {
  28. #endif
  30. #define S_SHORTIO 2048 /* total short i/o space */
  31. #define S_HUS 1812 /* total host usable space */
  33. #define N_SCRTCH 24
  34. #define S_SCRTCH (sizeof(USHORT)*N_SCRTCH)
  36. #define MAX_CQE (S_HUS - sizeof(IOPB) - S_SCRTCH) / 
  37.     (sizeof (CQE) + sizeof(IOPB))
  39. #define MAX_IOPB MAX_CQE
  41. #define O_MCE_IOPB (sizeof(MCSB)+sizeof(CQE)+ 
  42.     (sizeof(CQE)+sizeof(IOPB))*MAX_CQE)
  43. /* offset of MCE_IOPB */
  46. /* Master Control Status Block (MCSB) */
  48. /* Master Status Register
  49.     pad:13 reserved bits
  50.     QFC:1  Queue Flush Complete
  51.     BOK:1  Board OK
  52.     CNA:1  Controller Not Available
  53. */
  55. #define M_MSR_QFC 0x0004
  56. #define M_MSR_BOK 0x0002
  57. #define M_MSR_CNA 0x0001
  60. /* Master Control Register
  61.     pad:2  reserved bits
  62.     SFEN:1 Sysfail Enable
  63.     RES:1  Reset controller
  64.     FLQ:1  Flush Queue
  65.     pad:8  reserved bits
  66.     FLQR:1 Flush Queue and Report
  67.     pad:1  reserved bits
  68.     SQM:1  Start Queue Mode
  69. */
  71. #define M_MCR_SFEN 0x2000
  72. #define M_MCR_RES 0x1000
  73. #define M_MCR_FLQ 0x0800
  74. #define M_MCR_FLQR 0x0004
  75. #define M_MCR_SQM 0x0001
  78. /* Interrupt on Queue Available Register
  79.     IQEA:1 Intr on Queue entry Available
  80.     IQEH:1 Intr on Queue Half Empty Enable
  81.     pad:3  Reserved bits
  82.     ILVL:3 Intr Level on Queue Available
  83.     IVCT:8 Intr Vector on Queue Available
  84. */
  86. #define M_IQAR_IQEA 0x8000
  87. #define M_IQAR_IQEH 0x4000
  88. #define M_IQAR_ILVL 0x0700
  89. #define M_IQAR_IVCT 0x00FF
  91. typedef struct { /* Master control/Status Block */
  92.     USHORT mcsb_MSR; /* Master status register */
  93.     USHORT mcsb_RES0; /* Reserved word 0 */
  94.     USHORT mcsb_MCR; /* Master Control register */
  95.     USHORT mcsb_IQAR; /* Interrupt on Queue Available Reg */
  96.     USHORT mcsb_QHDP; /* Queue head pointer */
  97.     USHORT mcsb_RES1; /* Reserved word 1 */
  98.     USHORT mcsb_RES2; /* Reserved word 2 */
  99.     USHORT mcsb_RES3; /* Reserved word 3 */
  100. } MCSB;
  103. /* Interface Specific Mode Physical Interface Mode
  104.     PRM:1   Promiscuous Mode
  105.     INL:1   Internal Loopback
  106.     DRY:1   Disable Retry
  107.     COL:1   Force Collision
  108.     DTC:1   Disable Transmit CRC
  109.     LP:1    Loopback
  110.     DTX:1   Disable Transmit
  111.     DRX:1   Disable Receive
  112.     pad:4   Reserved
  113.     PX25:1  X.25 (not supported)
  114.     PSTR:1  Starlan (not supported)
  115.     PIEEE:1 IEEE 802.3
  116.     PE:1    Ethernet
  117. */
  119. #define M_IMOD_PRM 0x8000
  120. #define M_IMOD_INL 0x4000
  121. #define M_IMOD_DRY 0x2000
  122. #define M_IMOD_COL 0x1000
  123. #define M_IMOD_DTC 0x0800
  124. #define M_IMOD_LP 0x0400
  125. #define M_IMOD_DTX 0x0200
  126. #define M_IMOD_DRX 0x0100
  127. #define M_IMOD_PX 0x0008
  128. #define M_IMOD_PS 0x0004
  129. #define M_IMOD_PIEEE 0x0002
  130. #define M_IMOD_PE 0x0001
  132. /* Vector structure
  133.     pad:5 Reserved bits
  134.     ILVL:3 Interrupt Level
  135.     IVCT:8 Interrupt Vector
  136. */
  138. #define M_VECT_ILVL 0x0700
  139. #define M_VECT_IVCT 0x00FF
  141. #define LVL_VCT(l,v) ((((l) << 8) & M_VECT_ILVL) | ((v) & M_VECT_IVCT))
  143. typedef struct { /* Controller Initialization Block */
  144.     UINT8 cib_RES0; /* Reserved byte 0 */
  145.     UINT8 cib_NCQE; /* Number of Command Queue Entries */
  146.     USHORT  cib_IMOD; /* Interface Modes */
  147.     UINT8 cib_NTXR; /* Num LANCE Tx Rings */
  148.     UINT8 cib_NRXR; /* Num LANCE Rx Rings */
  149.     UINT8 cib_PHY[6]; /* Ethernet Physical Address */
  150.     UINT8 cib_FILT[8]; /* Ethernet Logical Address Filter */
  151.     USHORT cib_RXSIZ; /* Rx Buffer Size / Length */
  152.     USHORT cib_NRBUF; /* Number of Rx buffers  */
  153.     USHORT cib_TXSIZ; /* Tx Buffer Size / Length */
  154.     USHORT cib_NIBUF; /* Number of Internal Tx Buffers */
  155.     USHORT cib_NHBUF; /* Number of Host Managed Tx Buffers */
  156.     USHORT cib_NVECT; /* Normal Completion Vector */
  157.     USHORT cib_EVECT; /* Error Completion Vector */
  158.     USHORT  cib_BURST; /* DMA Burst count */
  159.     USHORT cib_RES1[4]; /* Reserved words */
  160. } CIB;
  162. /* Work queue Status
  163.     IACT:1  Initialized Active
  164.     INACT:1 Initialized Inactive
  165.     pad:14  Reserved Bits
  166. */
  168. #define M_WQS_IACT 0x8000
  169. #define M_WQS_INACT 0x4000
  171. typedef struct { /* Work Queue Information Block */
  172. USHORT wqib_WQS; /* Work Queue Status */
  173. ULONG wqib_MAXENT; /* Work Queue Max Entries */
  174. ULONG wqib_CURENT; /* Work Queue Current Entries */
  175. USHORT wqib_REF; /* Work Queue Reference Number */
  176. USHORT wqib_PRIO; /* Work Queue Priority */
  177. USHORT wqib_WDIV; /* Work Queue Work division */
  178. } WQIB;
  180. /* Command Queue Entry (CQE) */
  182. /* Queue Entry Control Register
  183.     pad:13 Reserved bits
  184.     HPC:1  High Priority Command
  185.     AA:1   Abort Acknowledge
  186.     GO:1   Go/Busy
  187. */
  189. #define M_QECR_HPC 0x0004
  190. #define M_QECR_AA 0x0002
  191. #define M_QECR_GO 0x0001
  193. typedef struct { /* Command Queue Entry */
  194.     USHORT cqe_QECR; /* Queue Entry Control Register */
  195.     USHORT cqe_IOPB_ADDR; /* IOPB Address */
  196.     ULONG cqe_CTAG; /* Command Tag */
  197.     UINT8 cqe_RES0; /* Reserved */
  198.     UINT8 cqe_WORK_QUEUE; /* Work Queue Number */
  199.     USHORT cqe_RES1; /* Reserved word */
  200. } CQE;
  202. /* Command Response Block (CRB) */
  204. /* CRSW Command Response Status Word
  205.     pad:9  Reserved bits
  206.     QEA:1  Queue Entry Available
  207.     QMS:1  Queue Mode Started
  208.     AQ:1   Abort Queue
  209.     EX:1   Exception
  210.     ER:1   Error
  211.     CC:1   Command Complete
  212.     CRBV:1 Command Response Block Valid/Clear
  213. */
  215. #define M_CRSW_QEA 0x0040
  216. #define M_CRSW_QMS 0x0020
  217. #define M_CRSW_AQ 0x0010
  218. #define M_CRSW_EX 0x0008
  219. #define M_CRSW_ER 0x0004
  220. #define M_CRSW_CC 0x0002
  221. #define M_CRSW_CRBV 0x0001
  224. typedef struct { /* Command Response Block */
  225.     USHORT crb_CRSW; /* Command Response Status Word */
  226.     USHORT crb_RES0; /* Reserved word */
  227.     ULONG crb_CTAG; /* Command Tag */
  228.     UINT8 crb_RES1; /* Reserved byte */
  229.     UINT8 crb_WORK_QUEUE; /* Work Queue Number */
  230.     USHORT crb_RES2; /* Reserved word */
  231. } CRB;
  234. /* Configuration Status Block (CSTB) */
  236. typedef struct { /* Configuration Status Block 72 bytes */
  237.     UINT8 cstb_RES0; /* Reserved byte */
  238.     UINT8 cstb_PCODE[3]; /* Product Code */
  239.     UINT8 cstb_RES1; /* Reserved byte */
  240.     UINT8 cstb_PVAR; /* Product Variation */
  241.     UINT8 cstb_RES2; /* Reserved byte */
  242.     UINT8 cstb_FREV[3]; /* Firmware Revision level */
  243.     UINT8 cstb_FDATE[8]; /* Firmware Release date */
  244.     UINT8 cstb_RES3; /* Reserved word */
  245.     UINT8 cstb_SREV[3]; /* Software Revision Level */
  246.     UINT8 cstb_SDATE[8]; /* Software Release Date */
  247.     USHORT cstb_BSIZE; /* Buffer size in Kbytes */
  248.     ULONG cstb_HUSO; /* Host Usable Space Offset */
  249.     ULONG cstb_RBPO;  /* Internal Transmit Buffer Offset */
  250.     ULONG cstb_HMTBO; /* Host Transmit Buffer Offset */
  251.     ULONG cstb_HUBO; /* Host Usable Buffer Memory Offset */
  252.     UINT8 cstb_PHY[6]; /* Current Physical Node Address */
  253.     UINT8 cstb_FILT[8]; /* Current Logical Address Filter */
  254.     UINT8 cstb_RES4[10]; /* Reserved */
  255. } CSTB;
  257. /* Controller Statistics Block (CSB) */
  259. typedef struct { /* Controller Statistics Block */
  260. #define csb_TXATT csb_stat[0] /* Number of tx attempts */
  261. #define csb_TXDMACMP csb_stat[1] /* Number of tx DMA completions */
  262. #define csb_LTXINTS csb_stat[2] /* Number of LANCE tx ints */
  263. #define csb_LGDTXS csb_stat[3] /* Number of good LANCE tx */
  264. #define csb_TXERRS csb_stat[4] /* Number of LANCE tx errors */
  265. #define csb_TXDONES csb_stat[5] /* Number of LANCE tx dones */
  266. #define csb_RXATMPS csb_stat[6] /* Number of LANCE rx attempts */
  267. #define csb_RXSTARVE csb_stat[7] /* Number of LANCE rx starvations */
  268. #define csb_RXLINTS csb_stat[8] /* Number of LANCE rx interrupts */
  269. #define csb_RXGOOD csb_stat[9] /* Number of good LANCE rx */
  270. #define csb_RXERROR csb_stat[10] /* Number of LANCE rx errors */
  271. #define csb_RXDMACMP csb_stat[11] /* Number of LANCE rx DMA completions */
  272. #define csb_RXDONE csb_stat[12] /* Number of LANCE rx done */
  273. #define csb_MISCDMA csb_stat[13] /* Number of miscellaneous DMA ints */
  274. #define csb_TOTLINTS csb_stat[14] /* total LANCE interrupts */
  275. #define csb_CSR0INIT csb_stat[15] /* init done for LANCE */
  276. #define csb_CSR0BABB csb_stat[16] /* csr0 babble packets */
  277. #define csb_CSR0CERR csb_stat[17] /* csr0 collisions */
  278. #define csb_CSR0MISS csb_stat[18] /* csr0 Miss */
  279. #define csb_CSR0MEM csb_stat[19] /* csr0 Memory errors */
  280.     ULONG csb_stat [20];
  281. } CSB;
  283. /* IOPB Format (IOPB) */
  285. /* IOPB Option word
  286.     pad:6 Reserved bits
  287.     DATA:1 Transmit - pointer to data only
  288.     BABL:1 Transmit - ignore babble errors
  289.     pad:5 Reserved bits
  290.     DMA:1 DMA Enable
  291.     SG:1 Scatter/Gather bit
  292.     IE:1 Interrupt Enable
  293. */
  295. #define M_OPT_DATA 0x0200
  296. #define M_OPT_BABL 0x0100
  297. #define M_OPT_DMA 0x0004
  298. #define M_OPT_SG 0x0002
  299. #define M_OPT_IE 0x0001
  302. /* VME bus transfer options
  303.     pad:3   Reserved bits
  304.     DIR:1   Direction
  305.     TRANS:2 Transfer Type
  306.     MEMT:2  Memory Type
  307.     pad:2   Reserved bits
  308.     ADRM:6  Address modifier
  309. */
  311. #define M_TOPT_DIR 0x1000
  312. #define M_TOPT_TRANS 0x0C00
  313. #define M_TOPT_MEMT 0x0300
  314. #define M_TOPT_MOD 0x003F
  316. typedef struct { /* Transmit / Receive IOPB */
  317.     USHORT iopb_CMD; /* IOPB Command code 0x50 / 0x60 */
  318.     USHORT iopb_OPTION; /* IOPB Option word */
  319.     USHORT iopb_STATUS; /* IOPB Return Status word */
  320.     USHORT iopb_NVCT; /* IOPB Normal completion Vector */
  321.     USHORT iopb_EVCT; /* IOPB Error completion Vector */
  322.     USHORT iopb_TOPT; /* IOPB VME bus transfer options */
  323.     ULONG iopb_BUFF; /* IOPB Buffer Address */
  324.     ULONG iopb_LENGTH; /* IOPB Max-Transfer Length */
  325.     USHORT iopb_HBUF; /* IOPB Host Managed Buffer Number */
  326.     USHORT iopb_PTLF; /* IOPB Packet Type / Length Field */
  327.     UINT8 iopb_NODE[6]; /* IOPB Node Address */
  328.     USHORT iopb_SGEC; /* IOPB Scatter / Gather Element Count */
  329.     USHORT iopb_LAN1; /* IOPB LANCE Descriptor Word 1 */
  330.     USHORT iopb_LAN3; /* IOPB LANCE Descriptor Word 3 */
  331. } IOPB;
  333. typedef struct { /* DMA IOPB */
  334.     USHORT iopb_CMD; /* IOPB Command code 0x70 */
  335.     USHORT iopb_OPTION; /* IOPB Option word */
  336.     USHORT iopb_STATUS; /* IOPB Return Status word */
  337.     USHORT iopb_NVCT; /* IOPB Normal completion Vector */
  338.     USHORT iopb_EVCT; /* IOPB Error completion Vector */
  339.     USHORT iopb_BUFF_HI; /* IOPB Error completion Vector */
  340.     USHORT iopb_BUFF_LO; /* IOPB VME Buffer Address */
  341.     USHORT iopb_IBUFF_HI; /* IOPB Host Managed Buffer Address */
  342.     USHORT iopb_IBUFF_LO; /* IOPB Host Managed Buffer Address */
  343.     USHORT iopb_LENGTH_HI; /* IOPB Transfer Length */
  344.     USHORT iopb_LENGTH_LO; /* IOPB Transfer Length */
  345.     USHORT iopb_TOPT; /* IOPB VME bus transfer options */
  346. } DMA_IOPB;
  348. typedef struct { /* Initialize Controller IOPB */
  349.     USHORT ic_iopb_CMD; /* IOPB Command code 0x41 */
  350.     USHORT ic_iopb_OPTION; /* IOPB Option word */
  351.     USHORT ic_iopb_STATUS; /* IOPB Return Status word */
  352.     USHORT ic_iopb_NVCT; /* IOPB Normal completion Vector */
  353.     USHORT ic_iopb_EVCT; /* IOPB Error completion Vector */
  354.     USHORT ic_iopb_RES0; /* IOPB Reserved word */
  355.     ULONG ic_iopb_BUFF; /* IOPB Buffer Address */
  356.     ULONG ic_iopb_RES1[5]; /* IOPB Reserved words */
  357. } IC_IOPB;
  359. typedef struct { /* Change Node Address IOPB */
  360.     USHORT cn_iopb_CMD; /* IOPB Command code 0x45 */
  361.     USHORT cn_iopb_OPTION; /* IOPB Option word */
  362.     USHORT cn_iopb_STATUS; /* IOPB Return Status word */
  363.     USHORT cn_iopb_NVCT; /* IOPB Normal completion Vector */
  364.     USHORT cn_iopb_EVCT; /* IOPB Error completion Vector */
  365.     USHORT cn_iopb_RES0[5]; /* IOPB Reserved word  */
  366.     UINT8 cn_iopb_PHY[6]; /* IOPB New Node Address */
  367.     USHORT cn_iopb_RES1[5]; /* IOPB Reserved words  */
  368. } CN_IOPB;
  370. typedef struct { /* Change Address Filter IOPB  */
  371.     USHORT cf_iopb_CMD; /* IOPB Command code 0x46 */
  372.     USHORT cf_iopb_OPTION; /* IOPB Option word */
  373.     USHORT cf_iopb_STATUS; /* IOPB Return Status word */
  374.     USHORT cf_iopb_NVCT; /* IOPB Normal completion Vector */
  375.     USHORT cf_iopb_EVCT; /* IOPB Error completion Vector */
  376.     USHORT cf_iopb_RES0[5]; /* IOPB Reserved word */
  377.     UINT8 cf_iopb_FILT[8]; /* IOPB New Logical Address Filter */
  378.     USHORT cf_iopb_RES1[4]; /* IOPB Reserved words */
  379. } CF_IOPB;
  381. /* Initialize Work Queue Command Format (WQCF) */
  383. /* Work Queue Options
  384.     IWQ:1  Initialize Work Queue
  385.     pad:14 Reserved bits
  386.     AE:1   Abort Enable
  387. */
  389. #define M_WOPT_IWQ 0x8000
  390. #define M_WOPT_AE 0x0001
  392. #define EGL_MISCQ 0x00 /* Miscellaneous Work queue */
  393. #define EGL_DMAQ 0x01 /* DMA Work Queue */
  394. #define EGL_RECVQ 0x02 /* Receive Work Queue */
  395. #define EGL_XMTQN(x) ((x) + 0x03) /* Transmit Work Queue N */
  398. typedef struct { /* Initialize Work Queue Command Format */
  399.     USHORT wqcf_CMD; /* Command Normally (0x42) */
  400.     USHORT wqcf_OPTION; /* Command Options */
  401.     USHORT wqcf_STATUS; /* Return Status */
  402.     USHORT wqcf_NVCT; /* Normal Completion Vector */
  403.     USHORT wqcf_EVCT; /* Error Completion Vector */
  404.     USHORT wqcf_RES0[5]; /* Reserved Words */
  405.     USHORT wqcf_WORKQ; /* Work Queue Number */
  406.     USHORT wqcf_WOPT; /* Work Queue Options */
  407.     USHORT wqcf_SLOTS; /* Number of slots in the Work Queues */
  408.     USHORT wqcf_PRIORITY; /* Priority Level */
  409.     USHORT wqcf_WDIV; /* Work Division */
  410.     USHORT wqcf_RES1[3]; /* Reserved words */
  411. } WQCF;
  413. /* Short I/O Format */
  415. typedef struct {
  416.     MCSB sh_MCSB; /* Master Control / Status Block */
  417.     CQE sh_MCE; /* Master Command Entry */
  418.     CQE sh_CQE[MAX_CQE]; /* Command Queue Entry */
  419.     IOPB sh_IOPB[MAX_IOPB]; /* Host IOPB Space */
  420.     IOPB sh_MCE_IOPB; /* Host MCE IOPB Space */
  421.     USHORT sh_SCRTCH[N_SCRTCH]; /* Scratch Area for Parameter IOPBS */
  422.     CRB sh_CRB; /* Command Response Block */
  423.     USHORT sh_FILL[2]; /* filler */
  424.     IOPB sh_RET_IOPB; /* Returned IOPB */
  425.     CSTB sh_CSTB; /* Controller Status Block */
  426.     CSB sh_CSB; /* Controller Statistics Block */
  427.     USHORT sh_PSEM; /* Printf Semaphores  */
  428.     USHORT sh_VMEIV; /* VME bus Interrupt Vector */
  429. } SHIO;
  432. /* Eagle Control IOPB's */
  434. #define CNTR_DIAG 0x40 /* Perform Diagnostics              */
  435. #define CNTR_INIT 0x41 /* Initialize Controller            */
  436. #define CNTR_INIT_WORKQ 0x42 /* Initialize Work Queue            */
  437. #define CNTR_DUMP_INIT 0x43 /* Dump Initialization Parameters   */
  438. #define CNTR_REPORT_STATS 0x44 /* Report Statistics     */
  439. #define CNTR_CHANGE_NODE 0x45 /* Change Default Node Address     */
  440. #define CNTR_CHANGE_FILTER 0x46 /* Change Def. Logical Address Filter*/
  441. #define CNTR_FLUSH_WORKQ 0x49 /* Flush Work Queue                 */
  442. #define CNTR_TRANSMIT 0x50 /* Transmit     */
  443. #define CNTR_RECEIVE 0x60 /* Receive     */
  444. #define CNTR_DMA 0x70 /* DMA             */
  446. /* Memory types */
  447. #define MEMT_16BIT 0x0100 /* 16 Bit Memory type */
  448. #define MEMT_32BIT 0x0200 /* 32 Bit Memory type */
  449. #define MEMT_SHIO  0x0300 /* Short I/O Memory   */
  451. /* Transfer types  */
  452. #define TT_NORMAL 0x0000 /* Normal Mode */
  453. #define TT_BLOCK 0x0400 /* Block  Mode */
  454. #define TT_DISABLE_INC_ADDR 0x0800 /* Disable Incrementing Addresses */
  456. #define DIR_READ 0x1000 /* Read from Eagle */
  457. #define DIR_WRITE 0x0000 /* Write to Eagle  */
  459. /* LANCE error bits */
  460. #define LANCE_RERR 0x4000 /* Receive Error */
  461. #define LAN1_FRAM 0x2000 /* Framing error  */
  462. #define LAN1_OFLO 0x1000 /* Overflow error */
  463. #define LAN1_CRC 0x0800 /* CRC error */
  464. #define LAN1_BUFF 0x0400 /* Buffer error */
  465. #define LANCE_RENP 0x0100 /* End of Packet */
  466. #define LAN1_RBITS "2016OWN15ERR14FRAM13OFLO12CRC11BUFF10STP9ENDP"
  468. #define LANCE_TERR 0x4000 /* Transmit Error */
  469. #define LANCE_TMORE 0x1000 /* More Than One Retry */
  470. #define LANCE_TONE 0x0800 /* Exactly One Retry */
  471. #define LAN3_BUFF 0x8000 /* Transmit Buffer error*/
  472. #define LAN3_UFLO 0x4000 /* Underflow error */
  473. #define LAN3_LCOL 0x1000 /* Late collision */
  474. #define LAN3_LCAR 0x0800 /* Loss of carrier */
  475. #define LAN3_RTRY 0x0400 /* Retry error */
  476. #define LAN1_TBITS "2016OWN15ERR13MORE12ONE11DEF10STP9ENDP"
  477. #define LAN3_TBITS "2016BUFF15UFLO13LCOL12LCAR11RTRY"
  479. #ifdef __cplusplus
  480. }
  481. #endif
  483. #endif /* __INCif_eglh */