开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
motFecEnd.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：28k
源码类别：

VxWorks

开发平台：

C/C++

motFecEnd.h：源码内容
  1. /* motFecEnd.h - Motorola FEC Ethernet network interface header */
  3. /* Copyright 1990-2002 Wind River Systems, Inc. */
  4. /* Copyright 1999-2000 Motorola, Inc., All Rights Reserved */
  6. /*
  7. modification history
  8. --------------------
  9. 01g,01apr02,pmr  SPR 72070: passing unit number to sysFecEnetAddrGet.
  10. 01f,07dec01,rcs  added  define REV_D_3 SPR# 71420  
  11. 01e,26oct01,crg  added support for proper setting of MII management interface
  12.                  speed (SPR 33812)
  13. 01d,21nov00,rhk  added define for revision D4 processor and for pin mux bit.
  14. 01c,11jun00,ham  removed reference to etherLib.
  15. 01b,09feb99,cn  changes required by performance improvement (SPR# 24883).
  16. 01a,09nov98,cn  written.
  17. */
  19. #ifndef __INCmotFecEndh
  20. #define __INCmotFecEndh
  22. /* includes */
  24. #ifdef __cplusplus
  25. extern "C" {
  26. #endif
  28. /* defines */
  30. /* revision D.3 and greater processors require special FEC initialization */
  32. #define REV_D_4 0x0502
  33. #define REV_D_3 0x0501
  35. /*
  36.  * redefine the macro below in the bsp if you need to access the device
  37.  * registers/descriptors in a more suitable way.
  38.  */
  40. #ifndef MOT_FEC_LONG_WR
  41. #define MOT_FEC_LONG_WR(addr, value)                                        
  42.     (* (addr) = ((UINT32) (value)))
  43. #endif /* MOT_FEC_LONG_WR */
  45. #ifndef MOT_FEC_WORD_WR
  46. #define MOT_FEC_WORD_WR(addr, value)                                        
  47.     (* (addr) = ((UINT16) (value)))
  48. #endif /* MOT_FEC_WORD_WR */
  50. #ifndef MOT_FEC_BYTE_WR
  51. #define MOT_FEC_BYTE_WR(addr, value)                                        
  52.     (* (addr) = ((UINT8) (value)))
  53. #endif /* MOT_FEC_BYTE_WR */
  55. #ifndef MOT_FEC_LONG_RD
  56. #define MOT_FEC_LONG_RD(addr, value)                                        
  57.     ((value) = (* (UINT32 *) (addr)))
  58. #endif /* MOT_FEC_LONG_RD */
  60. #ifndef MOT_FEC_WORD_RD
  61. #define MOT_FEC_WORD_RD(addr, value)                                        
  62.     ((value) = (* (UINT16 *) (addr)))
  63. #endif /* MOT_FEC_WORD_RD */
  65. #ifndef MOT_FEC_BYTE_RD
  66. #define MOT_FEC_BYTE_RD(addr, value)                                        
  67.     ((value) = (* (UINT8 *) (addr)))
  68. #endif /* MOT_FEC_BYTE_RD */
  70. /*
  71.  * Default macro definitions for BSP interface.
  72.  * These macros can be redefined in a wrapper file, to generate
  73.  * a new module with an optimized interface.
  74.  */
  76. #ifndef SYS_FEC_INT_CONNECT
  77. #define SYS_FEC_INT_CONNECT(pDrvCtrl, pFunc, arg, ret)                      
  78. {                                                                           
  79. IMPORT STATUS intConnect (VOIDFUNCPTR *, VOIDFUNCPTR, int);     
  80. ret = OK;                                                                   
  81.                                                                             
  82. if (MOT_FEC_VECTOR (pDrvCtrl) && (!(pDrvCtrl->intrConnect)))       
  83.     {                                                                       
  84.     pDrvCtrl->intrConnect = TRUE;                                        
  85.     ret = (intConnect) ((VOIDFUNCPTR*)                                   
  86.                                 INUM_TO_IVEC (MOT_FEC_VECTOR (pDrvCtrl)),   
  87.                                 (pFunc), (int) (arg));                      
  88.     }                                                                       
  89. }
  90. #endif /* SYS_FEC_INT_CONNECT */
  92. #ifndef SYS_FEC_INT_DISCONNECT
  93. #define SYS_FEC_INT_DISCONNECT(pDrvCtrl, pFunc, arg, ret)                   
  94. {                                                                           
  95. ret = OK;                                                                   
  96.                                                                             
  97. if (MOT_FEC_VECTOR (pDrvCtrl) && (motFecIntDisc != NULL))                  
  98.     {                                                                       
  99.     pDrvCtrl->intrConnect = FALSE;                                          
  100.     ret = (*motFecIntDisc) ((VOIDFUNCPTR*)                               
  101.                               INUM_TO_IVEC (MOT_FEC_VECTOR (pDrvCtrl)),     
  102.                               (pFunc));                                     
  103.     }                                                                       
  104. }
  105. #endif /* SYS_FEC_INT_DISCONNECT */
  107. #ifndef SYS_FEC_INT_ENABLE
  108. #define SYS_FEC_INT_ENABLE(pDrvCtrl, ret)     
  109. {                                                                           
  110. IMPORT int intEnable (int);     
  111. ret = OK;                                                                   
  112.                                                                             
  113. if (MOT_FEC_VECTOR (pDrvCtrl))           
  114.     ret = intEnable ((int) (MOT_FEC_VECTOR (pDrvCtrl)));     
  115. }
  116. #endif /* SYS_FEC_INT_ENABLE */
  118. #ifndef SYS_FEC_INT_DISABLE
  119. #define SYS_FEC_INT_DISABLE(pDrvCtrl, ret)     
  120. {                                                                           
  121. IMPORT int intDisable (int);     
  122. ret = OK;                                                                   
  123.                                                                             
  124. if (MOT_FEC_VECTOR (pDrvCtrl))           
  125.     ret = intDisable ((int) (MOT_FEC_VECTOR (pDrvCtrl)));     
  126. }
  127. #endif /* SYS_FEC_INT_DISABLE */
  129. #define SYS_FEC_ENET_ADDR_GET(address)                                  
  130. if (sysFecEnetAddrGet != NULL)                                          
  131.     if (sysFecEnetAddrGet (pDrvCtrl->unit, (address)) == ERROR)         
  132.         {                                                               
  133.         errnoSet (S_iosLib_INVALID_ETHERNET_ADDRESS);                   
  134.         return (NULL);                                                  
  135.         }
  137. #define SYS_FEC_ENET_ENABLE                                             
  138. if (sysFecEnetEnable != NULL)                                           
  139.     if (sysFecEnetEnable (pDrvCtrl->motCpmAddr) == ERROR)               
  140.         return (ERROR);
  142. #define SYS_FEC_ENET_DISABLE                                            
  143. if (sysFecEnetDisable != NULL)                                          
  144.     if (sysFecEnetDisable (pDrvCtrl->motCpmAddr) == ERROR)              
  145.         return (ERROR);
  147. #define MOT_FEC_DEV_NAME        "motfec"
  148. #define MOT_FEC_DEV_NAME_LEN    7
  149. #define MOT_FEC_TBD_DEF_NUM     64 /* default number of TBDs */
  150. #define MOT_FEC_RBD_DEF_NUM     48 /* default number of RBDs */
  151. #define MOT_FEC_TX_CL_NUM     6 /* number of tx clusters */
  152. #define MOT_FEC_BD_LOAN_NUM     32 /* loaned BDs */
  153. #define MOT_FEC_TBD_MAX         128      /* max number of TBDs */
  154. #define MOT_FEC_RBD_MAX         128      /* max number of TBDs */
  155. #define MOT_FEC_WAIT_MAX 0xf0000000 /* max delay after sending */
  157. #define MOT_FEC_ADDR_LEN        6               /* ethernet address length */
  159. /* Control/Status Registers (CSR) definitions */
  161. #define MOT_FEC_CSR_OFF         0x0e00  /* CSRs offset in the 860T RAM */
  162. #define MOT_FEC_ADDR_L_OFF      0x0e00  /* lower 32-bits of MAC address */
  163. #define MOT_FEC_ADDR_H_OFF      0x0e04  /* upper 16-bits of MAC address */
  164. #define MOT_FEC_HASH_H_OFF      0x0e08  /* upper 32-bits of hash table */
  165. #define MOT_FEC_HASH_L_OFF      0x0e0c  /* lower 32-bits of hash table */
  166. #define MOT_FEC_RX_START_OFF    0x0e10  /* rx ring start address */
  167. #define MOT_FEC_TX_START_OFF    0x0e14  /* tx ring start address */
  168. #define MOT_FEC_RX_BUF_OFF      0x0e18  /* max rx buf length */
  169. #define MOT_FEC_CTRL_OFF        0x0e40  /* FEC control register */
  170. #define MOT_FEC_EVENT_OFF       0x0e44  /* interrupt event register */
  171. #define MOT_FEC_MASK_OFF        0x0e48  /* interrupt mask register */
  172. #define MOT_FEC_VEC_OFF         0x0e4c  /* interrupt level/vector register */
  173. #define MOT_FEC_RX_ACT_OFF      0x0e50  /* rx ring has been updated */
  174. #define MOT_FEC_TX_ACT_OFF      0x0e54  /* tx ring has been updated */
  175. #define MOT_FEC_MII_DATA_OFF    0x0e80  /* MII data register */
  176. #define MOT_FEC_MII_SPEED_OFF   0x0e84  /* MII speed register */
  177. #define MOT_FEC_RX_BOUND_OFF    0x0ecc  /* rx fifo limit in the 860T ram */
  178. #define MOT_FEC_RX_FIFO_OFF     0x0ed0  /* rx fifo base in the 860T ram */
  179. #define MOT_FEC_TX_FIFO_OFF     0x0eec  /* tx fifo base in the 860T ram */
  180. #define MOT_FEC_SDMA_OFF        0x0f34  /* function code to SDMA */
  181. #define MOT_FEC_RX_CTRL_OFF     0x0f44  /* rx control register */
  182. #define MOT_FEC_RX_FR_OFF       0x0f48  /* max rx frame length */
  183. #define MOT_FEC_TX_CTRL_OFF     0x0f84  /* tx control register */
  185. /* Control/Status Registers (CSR) bit definitions */
  187. #define MOT_FEC_RX_START_MSK    0xfffffffc      /* quad-word alignment */
  188.                                                 /* required for rx BDs */
  190. #define MOT_FEC_TX_START_MSK    0xfffffffc      /* quad-word alignment */
  191.                                                 /* required for tx BDs */
  192. /* Ethernet CSR bit definitions */
  194. #define MOT_FEC_ETH_PINMUX 0x00000004 /* select FEC for port D pins */
  195. #define MOT_FEC_ETH_EN          0x00000002      /* enable Ethernet operation */
  196. #define MOT_FEC_ETH_DIS         0x00000000      /* disable Ethernet operation */
  197. #define MOT_FEC_ETH_RES         0x00000001      /* reset the FEC */
  198. #define MOT_FEC_CTRL_MASK       0x00000007      /* FEC control register mask */
  200. /*
  201.  * interrupt bits definitions: these are common to both the
  202.  * mask and the event register.
  203.  */
  205. #define MOT_FEC_EVENT_HB        0x80000000      /* heartbeat error */
  206. #define MOT_FEC_EVENT_BABR      0x40000000      /* babbling rx error */
  207. #define MOT_FEC_EVENT_BABT      0x20000000      /* babbling tx error */
  208. #define MOT_FEC_EVENT_GRA       0x10000000      /* graceful stop complete */
  209. #define MOT_FEC_EVENT_TXF       0x08000000      /* tx frame */
  210. #define MOT_FEC_EVENT_TXB       0x04000000      /* tx buffer */
  211. #define MOT_FEC_EVENT_RXF       0x02000000      /* rx frame */
  212. #define MOT_FEC_EVENT_RXB       0x01000000      /* rx buffer */
  213. #define MOT_FEC_EVENT_MII       0x00800000      /* MII transfer */
  214. #define MOT_FEC_EVENT_BERR      0x00400000      /* U-bus access error */
  215. #define MOT_FEC_EVENT_MSK       0xffc00000      /* clear all interrupts */
  216. #define MOT_FEC_MASK_ALL        MOT_FEC_EVENT_MSK    /* mask all interrupts */
  218. /* bit masks for the interrupt level/vector CSR */
  220. #define MOT_FEC_LVL_MSK         0xe0000000      /* intr level */
  221. #define MOT_FEC_TYPE_MSK        0x0000000c      /* highest pending intr */
  222. #define MOT_FEC_VEC_MSK         0xe000000c      /* this register mask */
  223. #define MOT_FEC_RES_MSK         0x1ffffff3      /* reserved bits */
  224. #define MOT_FEC_LVL_SHIFT       0x1d            /* intr level bits location */
  226. /* transmit and receive active registers definitions */
  228. #define MOT_FEC_TX_ACT          0x01000000      /* tx active bit */
  229. #define MOT_FEC_RX_ACT          0x01000000      /* rx active bit */
  231. /* MII management frame CSRs */
  233. #define MOT_FEC_MII_ST          0x40000000      /* start of frame delimiter */
  234. #define MOT_FEC_MII_OP_RD       0x20000000      /* perform a read operation */
  235. #define MOT_FEC_MII_OP_WR       0x10000000      /* perform a write operation */
  236. #define MOT_FEC_MII_ADDR_MSK    0x0f800000      /* PHY address field mask */
  237. #define MOT_FEC_MII_REG_MSK     0x007c0000      /* PHY register field mask */
  238. #define MOT_FEC_MII_TA          0x00020000      /* turnaround */
  239. #define MOT_FEC_MII_DATA_MSK    0x0000ffff      /* PHY data field */
  240. #define MOT_FEC_MII_RA_SHIFT    0x12            /* mii reg address bits */
  241. #define MOT_FEC_MII_PA_SHIFT    0x17            /* mii PHY address bits */
  243. #define MOT_FEC_MII_PRE_DIS     0x00000080      /* desable preamble */
  244. #define MOT_FEC_MII_SPEED_25    0x00000005      /* recommended for 25Mhz CPU */
  245. #define MOT_FEC_MII_SPEED_33    0x00000007      /* recommended for 33Mhz CPU */
  246. #define MOT_FEC_MII_SPEED_40    0x00000008      /* recommended for 40Mhz CPU */
  247. #define MOT_FEC_MII_SPEED_50    0x0000000a      /* recommended for 50Mhz CPU */
  248. #define MOT_FEC_MII_SPEED_SHIFT 1 /* MII_SPEED bits location */
  249. #define MOT_FEC_MII_CLOCK_MAX 2500000 /* max freq of MII clock (Hz) */
  250. #define MOT_FEC_MII_MAN_DIS     0x00000000      /* disable the MII management */
  251.                                                 /* interface */
  252. #define MOT_FEC_MII_SPEED_MSK   0xffffff81      /* speed field mask */
  254. /* FIFO transmit and receive CSRs definitions */
  256. #define MOT_FEC_FIFO_MSK        0x000003ff      /* FIFO rx/tx/bound mask */
  258. /* SDMA function code CSR */
  260. #define MOT_FEC_SDMA_DATA_BE    0x60000000      /* big-endian byte-ordering */
  261.                                                 /* for SDMA data transfer */
  263. #define MOT_FEC_SDMA_DATA_PPC   0x20000000      /* PPC byte-ordering */
  264.                                                 /* for SDMA data transfer */
  266. #define MOT_FEC_SDMA_DATA_RES   0x00000000      /* reserved value */
  268. #define MOT_FEC_SDMA_BD_BE      0x18000000      /* big-endian byte-ordering */
  269.                                                 /* for SDMA BDs transfer */
  271. #define MOT_FEC_SDMA_BD_PPC     0x08000000      /* PPC byte-ordering */
  272.                                                 /* for SDMA BDs transfer */
  275. #define MOT_FEC_SDMA_BD_RES     0x00000000      /* reserved value */
  276. #define MOT_FEC_SDMA_FUNC_0     0x00000000      /* no function code */
  278. /* receive control/hash registers bit definitions */
  280. #define MOT_FEC_RX_CTRL_PROM    0x00000008      /* promiscous mode */
  281. #define MOT_FEC_RX_CTRL_MII     0x00000004      /* select MII interface */
  282. #define MOT_FEC_RX_CTRL_DRT     0x00000002      /* disable rx on transmit */
  283. #define MOT_FEC_RX_CTRL_LOOP    0x00000001      /* loopback mode */
  284. #define MOT_FEC_RX_FR_MSK       0x000007ff      /* rx frame length mask */
  287. /* transmit control register bit definitions */
  289. #define MOT_FEC_TX_CTRL_FD      0x00000004      /* enable full duplex mode */
  290. #define MOT_FEC_TX_CTRL_HBC     0x00000002      /* HB check is performed */
  291. #define MOT_FEC_TX_CTRL_GRA     0x00000001      /* issue a graceful tx stop */
  293. /* rx/tx buffer descriptors definitions */
  295. #define MOT_FEC_RBD_SZ          8       /* RBD size in byte */
  296. #define MOT_FEC_TBD_SZ          8       /* TBD size in byte */
  297. #define MOT_FEC_TBD_MIN         6       /* min number of TBDs */
  298. #define MOT_FEC_RBD_MIN         4       /* min number of RBDs */
  299. #define MOT_FEC_TBD_POLL_NUM    1       /* one TBD for poll operation */
  300. #define CL_OVERHEAD             4       /* prepended cluster overhead */
  301. #define CL_ALIGNMENT            4       /* cluster required alignment */
  302. #define MBLK_ALIGNMENT          4       /* mBlks required alignment */
  303. #define MOT_FEC_BD_ALIGN        0x10    /* required alignment for RBDs */
  304. #define MOT_FEC_MAX_PCK_SZ      (ETHERMTU + SIZEOF_ETHERHEADER          
  305.                                  + ETHER_CRC_LEN)
  307. #define MOT_FEC_BD_STAT_OFF     0       /* offset of the status word */
  308. #define MOT_FEC_BD_LEN_OFF      2       /* offset of the data length word */
  309. #define MOT_FEC_BD_ADDR_OFF     4       /* offset of the data pointer word */
  311. /* TBD bits definitions */
  313. #define MOT_FEC_TBD_RDY         0x8000          /* ready for transmission */
  314. #define MOT_FEC_TBD_TO1         0x4000          /* transmit ownership bit 1 */
  315. #define MOT_FEC_TBD_WRAP        0x2000          /* look at CSR5 for next bd */
  316. #define MOT_FEC_TBD_TO2         0x1000          /* transmit ownership bit 2 */
  317. #define MOT_FEC_TBD_LAST        0x0800          /* last bd in this frame */
  318. #define MOT_FEC_TBD_CRC         0x0400          /* transmit the CRC sequence */
  319. #define MOT_FEC_TBD_DEF         0x0200          /* deferred transmission */
  320. #define MOT_FEC_TBD_HB          0x0100          /* heartbeat error */
  321. #define MOT_FEC_TBD_LC          0x0080          /* late collision */
  322. #define MOT_FEC_TBD_RL          0x0040          /* retransmission limit */
  323. #define MOT_FEC_TBD_UN          0x0002          /* underrun error */
  324. #define MOT_FEC_TBD_CSL         0x0001          /* carrier sense lost */
  325. #define MOT_FEC_TBD_RC_MASK     0x003c          /* retransmission count mask */
  327. /* RBD bits definitions */
  329. #define MOT_FEC_RBD_EMPTY       0x8000          /* ready for reception */
  330. #define MOT_FEC_RBD_RO1         0x4000          /* receive ownership bit 1 */
  331. #define MOT_FEC_RBD_WRAP        0x2000          /* look at CSR4 for next bd */
  332. #define MOT_FEC_RBD_RO2         0x1000          /* receive ownership bit 2 */
  333. #define MOT_FEC_RBD_LAST        0x0800          /* last bd in this frame */
  334. #define MOT_FEC_RBD_RES1        0x0400          /* reserved bit 1 */
  335. #define MOT_FEC_RBD_RES2        0x0200          /* reserved bit 2 */
  336. #define MOT_FEC_RBD_MISS        0x0100          /* address recognition miss */
  337. #define MOT_FEC_RBD_BC          0x0080          /* broadcast frame */
  338. #define MOT_FEC_RBD_MC          0x0040          /* multicast frame */
  339. #define MOT_FEC_RBD_LG          0x0020          /* frame length violation */
  340. #define MOT_FEC_RBD_NO          0x0010          /* nonoctet aligned frame */
  341. #define MOT_FEC_RBD_SH          0x0008          /* short frame error */
  342.                                                 /* not supported by the 860T */
  343. #define MOT_FEC_RBD_CRC         0x0004          /* CRC error */
  344. #define MOT_FEC_RBD_OV          0x0002          /* overrun error */
  345. #define MOT_FEC_RBD_TR          0x0001          /* truncated frame (>2KB) */
  346. #define MOT_FEC_RBD_ERR         (MOT_FEC_RBD_LG  |                      
  347.                                  MOT_FEC_RBD_NO  |                      
  348.                                  MOT_FEC_RBD_CRC |                      
  349.                                  MOT_FEC_RBD_OV  |                      
  350.                                  MOT_FEC_RBD_TR)
  352. #define MOT_FEC_CRC_POLY 0x04c11db7 /* CRC polynomium: */
  353. /* x^32 + x^26 + x^23 + */
  354. /* x^22 + x^16 + x^12 + */
  355. /* x^11 + x^10 + x^8  + */
  356. /* x^7  + x^5  + x^4  + */
  357. /* x^2  + x^1  + x^0  + */
  359. #define MOT_FEC_HASH_MASK 0x7c000000 /* bits 27-31 */
  360. #define MOT_FEC_HASH_SHIFT 0x1a /* to get the index */
  362. /* defines related to the PHY device */
  364. #define MOT_FEC_PHY_PRE_INIT 0x0001 /* PHY info initialized */
  365. #define MOT_FEC_PHY_AUTO 0x0010 /* enable auto-negotiation */
  366. #define MOT_FEC_PHY_TBL 0x0020 /* use negotiation table */
  367. #define MOT_FEC_PHY_100 0x0040 /* PHY may use 100Mbit speed */
  368. #define MOT_FEC_PHY_10 0x0080 /* PHY may use 10Mbit speed */
  369. #define MOT_FEC_PHY_FD 0x0100 /* PHY may use full duplex */
  370. #define MOT_FEC_PHY_HD 0x0200 /* PHY may use half duplex */
  371. #define MOT_FEC_PHY_MAX_WAIT 0x100 /* max delay before */
  372. #define MOT_FEC_PHY_NULL 0xff /* PHY is not present */
  373. #define MOT_FEC_PHY_DEF 0x0 /* PHY's logical address */
  375. /* allowed PHY's speeds */
  377. #define MOT_FEC_100MBS 100000000       /* bits per sec */
  378. #define MOT_FEC_10MBS 10000000        /* bits per sec */
  380. /*
  381.  * user flags: full duplex mode, loopback mode, serial interface etc.
  382.  * the user may configure some of this options according to his needs
  383.  * by setting the related bits in the <userFlags> field of the load string.
  384.  */
  386. #define MOT_FEC_USR_PHY_NO_AN 0x00000001 /* do not auto-negotiate */
  387. #define MOT_FEC_USR_PHY_TBL 0x00000002 /* use negotiation table */
  388. #define MOT_FEC_USR_PHY_NO_FD 0x00000004 /* do not use full duplex */
  389. #define MOT_FEC_USR_PHY_NO_100 0x00000008 /* do not use 100Mbit speed */
  390. #define MOT_FEC_USR_PHY_NO_HD 0x00000010 /* do not use half duplex */
  391. #define MOT_FEC_USR_PHY_NO_10 0x00000020 /* do not use 10Mbit speed */
  392. #define MOT_FEC_USR_PHY_ISO 0x00000100 /* isolate a PHY */
  393. #define MOT_FEC_USR_SER 0x00000200 /* 7-wire serial interface */
  394. #define MOT_FEC_USR_LOOP 0x00000400 /* loopback mode */
  395. /* only use it for testing */
  396. #define MOT_FEC_USR_HBC 0x00000080 /* perform heartbeat control */
  398. #define MOT_FEC_TBD_OK 0x1 /* the TBD is a good one */
  399. #define MOT_FEC_TBD_BUSY 0x2 /* the TBD has not been used */
  400. #define MOT_FEC_TBD_ERROR 0x4 /* the TBD is errored */
  402. #define PKT_TYPE_MULTI 0x1 /* packet with a multicast address */
  403. #define PKT_TYPE_UNI 0x2 /* packet with a unicast address */
  404. #define PKT_TYPE_NONE 0x4 /* address type is not meaningful */
  406. #define BUF_TYPE_CL 0x1 /* this's a cluster pointer */
  407. #define BUF_TYPE_MBLK 0x2 /* this's a mblk pointer */
  409. /* frame descriptors definitions */
  411. typedef char * MOT_FEC_BD_ID;
  412. typedef MOT_FEC_BD_ID    MOT_FEC_TBD_ID;
  413. typedef MOT_FEC_BD_ID    MOT_FEC_RBD_ID;
  415. /* MII definitions */
  417. #define ETHER_CRC_LEN 0x4 /* CRC length in bytes */
  418. #define MII_MAX_PHY_NUM 0x20 /* max number of attached PHYs */
  420. #define MII_CTRL_REG 0x0 /* Control Register */
  421. #define MII_STAT_REG 0x1 /* Status Register */
  422. #define MII_PHY_ID1_REG 0x2 /* PHY identifier 1 Register */
  423. #define MII_PHY_ID2_REG 0x3 /* PHY identifier 2 Register */
  424. #define MII_AN_ADS_REG 0x4 /* Auto-Negotiation    */
  425. /* Advertisement Register */
  426. #define MII_AN_PRTN_REG 0x5 /* Auto-Negotiation      */
  427. /* partner ability Register */
  428. #define MII_AN_EXP_REG 0x6 /* Auto-Negotiation   */
  429. /* Expansion Register */
  430. #define MII_AN_NEXT_REG 0x7 /* Auto-Negotiation         */
  431. /* next-page transmit Register */
  433. /* MII control register bit  */
  435. #define MII_CR_COLL_TEST 0x0080 /* collision test */
  436. #define MII_CR_FDX 0x0100 /* FDX =1, half duplex =0 */
  437. #define MII_CR_RESTART 0x0200 /* restart auto negotiation */
  438. #define MII_CR_ISOLATE 0x0400 /* isolate PHY from MII */
  439. #define MII_CR_POWER_DOWN 0x0800 /* power down */
  440. #define MII_CR_AUTO_EN 0x1000 /* auto-negotiation enable */
  441. #define MII_CR_100 0x2000 /* 0 = 10mb, 1 = 100mb */
  442. #define MII_CR_LOOPBACK 0x4000 /* 0 = normal, 1 = loopback */
  443. #define MII_CR_RESET 0x8000 /* 0 = normal, 1 = PHY reset */
  444. #define MII_CR_NORM_EN 0x0000 /* just enable the PHY */
  446. /* MII Status register bit definitions */
  448. #define MII_SR_LINK_STATUS 0x0004        /* link Status -- 1 = link */
  449. #define MII_SR_AUTO_SEL 0x0008        /* auto speed select capable */
  450. #define MII_SR_REMOTE_FAULT     0x0010       /* Remote fault detect */
  451. #define MII_SR_AUTO_NEG         0x0020       /* auto negotiation complete */
  452. #define MII_SR_10T_HALF_DPX     0x0800      /* 10BaseT HD capable */
  453. #define MII_SR_10T_FULL_DPX     0x1000     /* 10BaseT FD capable */
  454. #define MII_SR_TX_HALF_DPX      0x2000     /* TX HD capable */
  455. #define MII_SR_TX_FULL_DPX      0x4000      /* TX FD capable */
  456. #define MII_SR_T4               0x8000     /* T4 capable */
  458. /* MII Link Code word  bit definitions */
  460. #define MII_BP_FAULT 0x2000        /* remote fault */
  461. #define MII_BP_ACK 0x4000        /* acknowledge */
  462. #define MII_BP_NP 0x8000        /* nexp page is supported */
  464. /* MII Next Page bit definitions */
  466. #define MII_NP_TOGGLE 0x0800        /* toggle bit */
  467. #define MII_NP_ACK2 0x1000        /* acknowledge two */
  468. #define MII_NP_MSG 0x2000        /* message page */
  469. #define MII_NP_ACK1 0x4000        /* acknowledge one */
  470. #define MII_NP_NP 0x8000        /* nexp page will follow */
  472. /* MII Expansion Register bit definitions */
  474. #define MII_EXP_FAULT 0x0010        /* parallel detection fault */
  475. #define MII_EXP_PRTN_NP 0x0008        /* link partner next-page able */
  476. #define MII_EXP_LOC_NP 0x0004        /* local PHY next-page able */
  477. #define MII_EXP_PR 0x0002        /* full page received */
  478. #define MII_EXP_PRT_AN 0x0001        /* link partner auto negotiation able */
  480. /* technology ability field bit definitions */
  482. #define MII_TECH_10BASE_T 0x0020 /* 10Base-T */
  483. #define MII_TECH_10BASE_FD 0x0040 /* 10Base-T Full Duplex */
  484. #define MII_TECH_100BASE_TX 0x0080 /* 100Base-TX */
  485. #define MII_TECH_100BASE_TX_FD 0x0100 /* 100Base-TX Full Duplex */
  486. #define MII_TECH_100BASE_T4 0x0200 /* 100Base-T4 */
  487. #define MII_TECH_MASK 0x1fe0 /* technology abilities mask */
  489. #define MII_AN_FAIL 0x10 /* auto-negotiation fail */
  490. #define MII_STAT_FAIL 0x20 /* errors in the status register */
  491. #define MOT_FEC_PHY_NO_ABLE 0x40 /* the PHY lacks some abilities */
  493. /*
  494.  * this table may be customized by the user in configNet.h
  495.  */
  497. IMPORT INT16 motFecPhyAnOrderTbl [];
  499. /*
  500.  * the table below is used to translate user settings
  501.  * into MII-standard values for technology abilities.
  502.  */
  504. LOCAL UINT16 miiAnLookupTbl [] = {
  505.   MII_TECH_10BASE_T,
  506.   MII_TECH_10BASE_FD,
  507.   MII_TECH_100BASE_TX,
  508.   MII_TECH_100BASE_TX_FD,
  509.   MII_TECH_100BASE_T4
  510.          };
  512. LOCAL UINT16 miiCrLookupTbl [] = {
  513.   MII_CR_NORM_EN,
  514.   MII_CR_FDX,
  515.   MII_CR_100,
  516.   (MII_CR_100 | MII_CR_FDX),
  517.   (MII_CR_100 | MII_CR_FDX)
  518.          };
  520. typedef struct mii_regs
  521.     {
  522.     UINT16 phyStatus; /* PHY's status register */
  523.     UINT16 phyCtrl; /* PHY's control register */
  524.     UINT16 phyId1; /* PHY's identifier field 1 */
  525.     UINT16 phyId2; /* PHY's identifier field 2 */
  526.     UINT16 phyAds; /* PHY's advertisement register */
  527.     UINT16 phyPrtn; /* PHY's partner register */
  528.     UINT16 phyExp; /* PHY's expansion register */
  529.     UINT16 phyNext; /* PHY's next paget transmit register */
  530.     } MII_REGS;
  532. typedef struct phy_info
  533.     {
  534.     MII_REGS miiRegs; /* PHY registers */
  535.     UINT8 phyAddr; /* address of the PHY to be used */
  536.     UINT8 isoPhyAddr; /* address of a PHY to isolate */
  537.     UINT32 phyFlags; /* some flags */
  538.     UINT32              phySpeed;      /* 10/100 Mbit/sec */
  539.     UINT32              phyMode;      /* half/full duplex mode */
  540.     UINT32              phyDefMode;     /* default operating mode */
  541.     } PHY_INFO;
  543. typedef struct mot_fec_tbd_list
  544.     {
  545.     UINT16 fragNum;
  546.     UINT16 pktType;
  547.     UCHAR * pBuf;
  548.     UINT16 bufType;
  549.     struct mot_fec_tbd_list * pNext;
  550.     MOT_FEC_TBD_ID pTbd;
  551.     } MOT_FEC_TBD_LIST;
  553. typedef MOT_FEC_TBD_LIST * MOT_FEC_TBD_LIST_ID;
  555. /* The definition of the driver control structure */
  557. typedef struct drv_ctrl
  558.     {
  559.     END_OBJ             endObj;         /* base class */
  560.     int                 unit;           /* unit number */
  561.     UINT32              motCpmAddr;     /* internal RAM base address */
  562.     int                 ivec;           /* interrupt vector number */
  563.     int                 ilevel;         /* interrupt level */
  564.     UINT32              fifoTxBase;     /* address of Tx FIFO in internal RAM */
  565.     UINT32              fifoRxBase;     /* address of Rx FIFO in internal RAM */
  566.     char *              pBufBase;       /* FEC memory pool base */
  567.     ULONG               bufSize;        /* FEC memory pool size */
  568.     UINT16              rbdNum;         /* number of RBDs */
  569.     MOT_FEC_RBD_ID rbdBase;        /* RBD ring */
  570.     UINT16              rbdIndex;       /* RBD index */
  571.     UINT16              tbdNum;         /* number of TBDs */
  572.     MOT_FEC_TBD_ID      tbdBase;        /* TBD ring */
  573.     UINT16              tbdIndex;       /* TBD index */
  574.     UINT16              usedTbdIndex;   /* used TBD index */
  575.     UINT16              cleanTbdNum;    /* number of clean TBDs */
  576.     BOOL                txStall;        /* tx handler stalled - no Tbd */
  577.     MOT_FEC_TBD_LIST *  pTbdList [MOT_FEC_TBD_MAX];
  578. /* list of TBDs */
  579.     ULONG               userFlags;      /* some user flags */
  580.     INT8                flags;          /* driver state */
  581.     BOOL                loaded;         /* interface has been loaded */
  582.     BOOL                intrConnect;    /* interrupt has been connected */
  583.     UINT32 intMask; /* interrupt mask register */
  584.     UCHAR * pTxPollBuf; /* cluster pointer for poll mode */
  585.     UCHAR *             rxBuf[MOT_FEC_RBD_MAX];
  586.                                         /* array of pointers to clusters */
  587.     SEM_ID miiSem; /* synch semaphore for mii frames */
  588.     SEM_ID graSem; /* synch semaphore for graceful */
  589. /* transmit command */
  590.     char *              pClBlkArea;     /* cluster block pointer */
  591.     UINT32              clBlkSize;      /* clusters block memory size */
  592.     char *              pMBlkArea;      /* mBlock area pointer */
  593.     UINT32              mBlkSize;      /* mBlocks area memory size */
  594.     CACHE_FUNCS         bdCacheFuncs;   /* cache descriptor */
  595.     CACHE_FUNCS         bufCacheFuncs;  /* cache descriptor */
  596.     CL_POOL_ID          pClPoolId;      /* cluster pool identifier */
  597.     PHY_INFO *phyInfo; /* info on a MII-compliant PHY */
  598.     UINT32 clockSpeed; /* clock speed (Hz) for MII_SPEED */
  599.     } DRV_CTRL;
  601. /*
  602.  * this cache functions descriptors is used to flush/invalidate
  603.  * the FEC's data buffers. They are set to the system's cache
  604.  * flush and invalidate routine. This will allow proper operation
  605.  * of the driver if data cache are turned on.
  606.  */
  608. IMPORT STATUS   cacheArchInvalidate (CACHE_TYPE, void *, size_t);
  610. IMPORT STATUS   cacheArchFlush (CACHE_TYPE, void *, size_t);
  612. LOCAL   CACHE_FUNCS     motFecBufCacheFuncs;
  613. LOCAL FUNCPTR motFecBufInvRtn = cacheArchInvalidate;
  614. LOCAL FUNCPTR motFecBufFlushRtn = cacheArchFlush;
  616. FUNCPTR motFecIntDisc = NULL;   /* assign a proper disc routine */
  617. IMPORT STATUS sysFecEnetAddrGet (UINT32 motCmpAddr, UCHAR * address);
  618. IMPORT STATUS sysFecEnetEnable (UINT32 motCmpAddr);
  619. IMPORT STATUS sysFecEnetDisable (UINT32 motCmpAddr);
  620. IMPORT FUNCPTR  _func_motFecPhyInit;
  621. IMPORT FUNCPTR  _func_motFecHbFail;
  623. #ifdef __cplusplus
  624. }
  625. #endif
  627. #endif /* __INCmotFecEndh */