开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
sh7615End.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：17k
源码类别：

VxWorks

开发平台：

C/C++

sh7615End.h：源码内容
  1. /* sh7615End.h - Ethernet driver header */
  2.  
  3. /* Copyright 1984-2000 Wind River Systems, Inc. */
  4.  
  5. /*
  6. modification history
  7. --------------------
  8. 01j,28mar02,h_k  added lastError in SH7615END_DRV_CTRL (SPR #74021).
  9. 01i,02nov00,frf  changed macros definitions for PHY registers.
  10. 01h,26sep00,rsh  remove some macros related to allowing bsp to provide shared
  11.                  memory
  12. 01g,25sep00,rsh  add macro defs for reading and writing registers a'la
  13.                  motFecEnd
  14. 01f,25sep00,rsh  add some additional macros that make code more readable
  15. 01e,22sep00,rsh  continue development
  16. 01d,14sep00,rsh  continue development
  17. 01c,18aug00,rsh  continue developement
  18. 01b,16aug00,rsh  continue development
  19. 01a,14aug00,rsh   written 
  20. */
  21.  
  22. #ifndef __INCsh7615Endh
  23. #define __INCsh7615Endh
  24.  
  25. #ifdef __cplusplus
  26. extern "C" {
  27. #endif
  28.  
  29. /* driver flags */
  32. /* Ethernet Controller register offsets */
  34. #define ETHERC_ECMR 0xFFFFFD60 /* R/W: EtherC mode register */
  35. #define ETHERC_ECSR 0xFFFFFD64 /* R/W: EtherC status register */
  36. #define ETHERC_ECSIPR 0xFFFFFD68 /* R/W: EtherC status int permission */
  37. #define ETHERC_PIR 0xFFFFFD6C /* R/W: PHY Interface register */
  38. #define ETHERC_MAHR 0xFFFFFD70 /* R/W: MAC Address High register */
  39. #define ETHERC_MALR 0xFFFFFD74 /* R/W: MAC Address Low register */
  40. #define ETHERC_RFLR 0xFFFFFD78 /* R/W: Receive frame length register */
  41. #define ETHERC_PSR 0xFFFFFD7C /* R:   PHY status register */
  42. #define ETHERC_TROCR 0xFFFFFD80 /* R/W: Tx retry over counter register */
  43. #define ETHERC_CDCR 0xFFFFFD84 /* R/W: Collision detect counter register */
  44. #define ETHERC_LCCR 0xFFFFFD88 /* R/W: Lost Carrier counter register */
  45. #define ETHERC_CNDCR 0xFFFFFD8C /* R/W: Carrier not detect counter */
  46. #define ETHERC_IFLCR 0xFFFFFD90 /* R/W: Illegal frame length counter */
  47. #define ETHERC_CEFCR 0xFFFFFD94 /* R/W: CRC error frame recv counter */
  48. #define ETHERC_FRECR 0xFFFFFD98 /* R/W: Frame receive error counter */
  49. #define ETHERC_TSFRCR 0xFFFFFD9C /* R/W: Too-short Frame recv counter */
  50. #define ETHERC_TLFRCR 0xFFFFFDA0 /* R/W: Too-long Frame recv counter */
  51. #define ETHERC_RFCR 0xFFFFFDA4 /* R/W: Residual bit frame counter */
  52. #define ETHERC_MAFCR 0xFFFFFDA8 /* R/W: Multicast addr frame counter */
  54. /* E-DMAC registers */
  56. #define E_DMAC_EDMR 0xFFFFFD00 /* R/W: E-DMAC mode register */
  57. #define E_DMAC_EDTRR 0xFFFFFD04 /* R/W: E-DMAC tran request register */
  58. #define E_DMAC_EDRRR 0xFFFFFD08 /* R/W: E-DMAC recv request register */
  59. #define E_DMAC_TDLAR 0xFFFFFD0C /* R/W: Tx desc list addr register */
  60. #define E_DMAC_RDLAR 0xFFFFFD10 /* R/W: Rx desc list addr register */
  61. #define E_DMAC_EESR 0xFFFFFD14 /* R/W: EtherC/E-DMAC status register */
  62. #define E_DMAC_EESIPR 0xFFFFFD18 /* R/W: EtherC/E-DMAC status interrupt
  63.                                                                    permission register */
  64. #define E_DMAC_TRSCER 0xFFFFFD1C /* R/W: Tx/Rx status copy enable */  
  65. #define E_DMAC_RMFCR 0xFFFFFD20 /* R/W: Recevied missed-frame counter */  
  66. #define E_DMAC_TFTR 0xFFFFFD24 /* R/W: Tx FIFO threshold register */  
  67. #define E_DMAC_FDR 0xFFFFFD28 /* R/W: FIFO depth register */  
  68. #define E_DMAC_RCR 0xFFFFFD2C /* R/W: Receiver control register */  
  69. #define E_DMAC_EDOCR 0xFFFFFD30 /* R/W: E-DMAC operation control */  
  71. /* Ethernet Controller register bit definitions */
  73. /*
  74.  * EtherC mode Register bits
  75.  */
  77. #define ECMR_PRCEF 0x00001000  /* Permit Receive CRC Error Frame */
  78. #define ECMR_MPDE 0x00000200 /* Magic Packet Detection enable */
  79. #define ECMR_RE 0x00000040 /* Receiver Enable */
  80. #define ECMR_TE 0x00000020 /* Transmitter Enable */
  81. #define ECMR_ILB 0x00000008 /* Internal loop back mode */
  82. #define ECMR_ELB 0x00000004 /* External loop back mode */
  83. #define ECMR_DM 0x00000002 /* Duplex Mode */
  84. #define ECMR_PRM 0x00000001 /* Promiscuous Mode */
  86. /*
  87.  * EtherC Status Register
  88.  */
  90. #define ECSR_LCHNG 0x00000004 /* LINK signal changed */
  91. #define ECSR_MPR 0x00000002 /* Magic Packet received */
  92. #define ECSR_ICD 0x00000001 /* Illegal Carrier detection */
  93. #define ECSR_CLEAR 0x00000007      /* clear all sources */
  95. /* 
  96.  * EtherC Status Interrupt Permission Register
  97.  */
  99. #define ECSIPR_LCHNGIP 0x00000004 /* LINK signal change int enable */
  100. #define ECSIPR_MPRIP 0x00000002 /* Magic Packet received int enable */
  101. #define ECSIPR_ICDIP 0x00000001 /* Illegal Carrier detection int enalbe */
  102. #define ECSIPR_CLEAR    0x00000000 /* Disable all sources */
  104. /* 
  105.  * PHY Interface Register
  106.  */
  108. #define PIR_MDI 0x00000008 /* MII Management Data-In */
  109. #define PIR_MDO 0x00000004 /* MII Management Data-Out */
  110. #define PIR_MMD 0x00000002 /* MII Management Data Mode */
  111. #define PIR_MDC 0x00000001 /* MII Management Data Clock */
  113. /*
  114.  * Receive Frame Length Register
  115.  */
  117. #define RFLR_1518 0x000005ee /* 1518 bytes */
  118. #define RFLR_1519 0x000005ef /* 1519 bytes */
  119. #define RFLR_1520 0x000005f0 /* 1520 bytes */
  120. #define RFLR_2047 0x000007ff /* 2047 bytes */
  121. #define RFLR_2048 0x00000800 /* 2048 bytes */
  123. /*
  124.  * PHY Interface Status Register
  125.  */
  127. #define PSR_LMON 0x00000001 /* Link Monitor */
  129. /*
  130.  * counter register clear macros
  131.  */
  133. #define TXROC_CLEAR 0x0000FFFF /* clear counter */
  134. #define CDCR_CLEAR 0x0000FFFF /* clear counter */
  135. #define LCCR_CLEAR 0x0000FFFF /* clear counter */
  136. #define CNDCR_CLEAR 0x0000FFFF /* clear counter */
  137. #define IFLCR_CLEAR 0x0000FFFF /* clear counter */
  138. #define CEFCR_CLEAR 0x0000FFFF /* clear counter */
  139. #define FRECR_CLEAR 0x0000FFFF /* clear counter */
  140. #define TSFRCR_CLEAR 0x0000FFFF /* clear counter */
  141. #define TLFRCR_CLEAR 0x0000FFFF /* clear counter */
  142. #define RFCR_CLEAR 0x0000FFFF /* clear counter */
  143. #define MAFCR_CLEAR 0x0000FFFF /* clear counter */
  145. /* E-DMAC register bit definitions */
  147. /*
  148.  * E-DMAC Mode Register 
  149.  */
  151. #define EDMR_DL1 0x00000020 /* Descriptor length */
  152. #define EDMR_DL0 0x00000010 /* Descriptor length */
  153. #define EDMR_SWR 0x00000001 /* Software reset */
  155. /* 
  156.  * E-DMAC Transmit request register 
  157.  */
  159. #define EDTRR_TR 0x00000001 /* Transmit request */
  161. /* 
  162.  * E-DMAC Receive request register 
  163.  */
  165. #define EDRRR_RR 0x00000001 /* Receive request */
  167. /* 
  168.  * EtherC/E-DMAC status register
  169.  */
  171. #define EESR_RFCOF 0x01000000 /* Receive frame counter overflow */ 
  172. #define EESR_ECI 0x00400000 /* EtherC status regsiter interrupt */ 
  173. #define EESR_TC 0x00200000 /* Tx Complete */ 
  174. #define EESR_TDE 0x00100000  /* Tx Descriptor Exhausted */
  175. #define EESR_TFUF 0x00080000 /* Tx FIFO Underflow */ 
  176. #define EESR_FR 0x00040000 /* Frame Received */ 
  177. #define EESR_RDE 0x00020000 /* Rx Descriptor Exhausted */ 
  178. #define EESR_RFOF 0x00010000 /* Rx FIFO Overflow */ 
  179. #define EESR_ITF 0x00001000 /* Illegal Tx Frame */ 
  180. #define EESR_CND 0x00000800 /* Carrier not detected */ 
  181. #define EESR_DLC 0x00000400 /* Detect loss of carrier */ 
  182. #define EESR_CD 0x00000200 /* Collision Detect */ 
  183. #define EESR_TRO 0x00000100 /* Tx Retry Over */ 
  184. #define EESR_RMAF 0x00000080 /* Receive Multicast Address frame */ 
  185. #define EESR_RRF 0x00000010 /* Receive residual-bit frame */ 
  186. #define EESR_RTLF 0x00000008 /* Receive Too-long frame */ 
  187. #define EESR_RTSF 0x00000004 /* Receive Too-short frame */ 
  188. #define EESR_PRE 0x00000002 /* PHY-LSI Receive Error */ 
  189. #define EESR_CERF 0x00000001 /* CRC Error on Received frame */ 
  191. #define EESR_VALID_INT_MSK 0x017f1f9f   /* all possible interrupt sources */
  192. #define EESR_CLEAR         0x017f1f9f   /* all possible interrupt sources */
  194. /* 
  195.  * EtherC/E-DMAC status Interrupt Permission register
  196.  */
  198. #define EESIPR_RFCOFIP 0x01000000 /* Receive frame counter overflow */ 
  199. #define EESIPR_ECIIP 0x00400000 /* EtherC status regsiter interrupt */ 
  200. #define EESIPR_TCIP 0x00200000 /* Tx Complete */ 
  201. #define EESIPR_TDEIP 0x00100000  /* Tx Descriptor Exhausted */
  202. #define EESIPR_TFUFIP 0x00080000 /* Tx FIFO Underflow */ 
  203. #define EESIPR_FRIP 0x00040000 /* Frame Received */ 
  204. #define EESIPR_RDEIP 0x00020000 /* Rx Descriptor Exhausted */ 
  205. #define EESIPR_RFOFIP 0x00010000 /* Rx FIFO Overflow */ 
  206. #define EESIPR_ITFIP 0x00001000 /* Illegal Tx Frame */ 
  207. #define EESIPR_CNDIP 0x00000800 /* Carrier not detected */ 
  208. #define EESIPR_DLCIP 0x00000400 /* Detect loss of carrier */ 
  209. #define EESIPR_CDIP 0x00000200 /* Collision Detect */ 
  210. #define EESIPR_TROIP 0x00000100 /* Tx Retry Over */ 
  211. #define EESIPR_RMAFIP 0x00000080 /* Receive Multicast Address frame */ 
  212. #define EESIPR_RRFIP 0x00000010 /* Receive residual-bit frame */ 
  213. #define EESIPR_RTLFIP 0x00000008 /* Receive Too-long frame */ 
  214. #define EESIPR_RTSFIP 0x00000004 /* Receive Too-short frame */ 
  215. #define EESIPR_PREIP 0x00000002 /* PHY-LSI Receive Error */ 
  216. #define EESIPR_CERFIP 0x00000001 /* CRC Error on Received frame */ 
  218. /*
  219.  * Tx/Rx status copy enable register 
  220.  */
  222. #define TRSCER_ITFCE 0x00001000 /* Illegal Tx Frame */
  223. #define TRSCER_CNDCE 0x00000800 /* Carrier not detected */
  224. #define TRSCER_DLCCE 0x00000400 /* Detect loss of carrier */
  225. #define TRSCER_CDCE 0x00000200 /* Collision Detect */
  226. #define TRSCER_TROCE 0x00000100 /* Tx Retry Over */
  227. #define TRSCER_RMAFCE 0x00000080 /* Receive Multicast Address frame */
  228. #define TRSCER_RRFCE 0x00000010 /* Receive residual-bit frame */
  229. #define TRSCER_RTLFCE 0x00000008 /* Receive Too-long frame */
  230. #define TRSCER_RTSFCE 0x00000004 /* Receive Too-short frame */
  231. #define TRSCER_PRECE 0x00000002 /* PHY-LSI Receive Error */
  232. #define TRSCER_CERFCE 0x00000001 /* CRC Error on Received frame */
  234. /*
  235.  * FIFO Depth Register
  236.  */
  238. /*  */
  240. /*
  241.  * Receiver Control Register
  242.  */
  244. #define RCR_RNC 0x00000001 /* Receive Enable Control */
  246. /*
  247.  * E-DMAC Operation Control Register
  248.  */
  250. #define EDOCR_FEC 0x00000004 /* FIFO Error control */
  251. #define EDOCR_AEC 0x00000002 /* Address Error Control*/
  252. #define EDOCR_EDH 0x00000001 /* E-DMAC Halted */
  254. /* Transmit descriptor bit definitions */
  256. #define TD0_TACT 0x80000000 /* Tx Descriptor Active */
  257. #define TD0_OWN TD0_TACT        /* the chip owns the descriptor */
  258. #define TD0_TDL 0x40000000 /* Tx Descriptor Last */
  259. #define TD0_TFP1 0x20000000 /* Tx Frame Position */
  260. #define TD0_TFP0 0x10000000 /* Tx FRame Position */
  261. #define TD0_TFP    0x30000000      /* buffer contains entire frame */
  262. #define TD0_TFE 0x08000000 /* Tx Frame Error */
  263. #define TD0_TFS4 0x00000010 /* Tx Illegal Frame */
  264. #define TD0_IF TD0_TFS4
  265. #define TD0_TFS3 0x00000008 /* Tx Carrier Not Detect */
  266. #define TD0_CND TD0_TFS3
  267. #define TD0_TFS2 0x00000004 /* Tx Detect Loss Carrier */
  268. #define TD0_DLC TD0_TFS2
  269. #define TD0_TFS1 0x00000002 /* Tx Collision Detect */
  270. #define TD0_CD TD0_TFS1
  271. #define TD0_TFS0 0x00000001 /* Tx Retry Over */
  272. #define TD0_TRO TD0_TFS0
  273. #define TD0_CLEAR_ERRORS_N_STATS 0xf0000000
  275. #define SH7615END_TBS_PUT(x)      ((x) << 16) 
  277. /* Receive descriptor bit definitions */
  279. #define RD0_RACT 0x80000000 /* Rx Descriptor Active */
  280. #define RD0_OWN RD0_RACT        /* the chip owns the descriptor */
  281. #define RD0_RDL 0x40000000 /* Rx Descriptor Last */
  282. #define RD0_RFP1 0x20000000 /* Rx Frame Position */
  283. #define RD0_RFP0 0x10000000 /* Rx FRame Position */
  284. #define RD0_RFE 0x08000000 /* Rx Frame Error */
  285. #define RD0_RFS9 0x00000200 /* Rx FIFO Overflow */
  286. #define RD0_RFS7 0x00000080 /* Rx Multicast Addr Frame */
  287. #define RD0_RFS4 0x00000010 /* Rx Residual-Bit FRame */
  288. #define RD0_RFS3 0x00000008 /* Rx Too-Long Frame */
  289. #define RD0_RFS2 0x00000004 /* Rx Too-Short Frame */
  290. #define RD0_RFS1 0x00000002 /* Rx PHY-LSI Recv Error */
  291. #define RD0_RFS0 0x00000001 /* Rx CRC Error on Received */
  293. #define SH7615END_FRAME_LEN_MSK       0x0000FFFF      /* Frame length mask */
  294. #define SH7615END_FRAME_LEN_GET(x)    ((x) & SH7615END_FRAME_LEN_MSK)
  296. /* DP83843BVJE PHY Chip */
  297. #define PHY_ADDR 0x01
  299. /* DP83843BVJE Phyter MII offset registers */
  301. #define BMCR            0x00 /* Basic Mode Control Register */
  302. #define BMSR 0x01 /* Basic Mode status Register */
  303. #define PHYIDR1 0x02 /* PHY Identifier register #1 */
  304. #define PHYIDR2 0x03 /* PHY Identifier register #2 */
  305. #define ANAR            0x04 /* Auto-Negotiation Advertisement
  306.    Register */
  307. #define ANLPAR          0x05 /* Auto-Negotiation Link Partner
  308.    Ability Register */
  309. #define ANER            0x06 /* Auto-Negotiation Expansion
  310.    Register */
  311. #define ANNPTR          0x07 /* Auto-Negotiation Next Page TX */
  312. /*                      0x08-0x0f  Reserved */
  313. #define PHYSTS 0x10 /* PHY Status Register */
  314. #define MIPSCR          0x11 /* MII Interrupt PHY Specific Control
  315.    Register */
  316. #define MIPGSR 0x12 /* MII Interrupt PHY Generic Status
  317.    Register */
  318. #define DCR             0x13 /* Disconnect Count Register */
  319. #define FCSCR           0x14  /* False Carrier Sense Counter
  320.    Register */
  321. #define RECR            0x15 /* Receive Error Counter Register */
  322. #define PCSR            0x16 /* PCS Sub-Layer Configuration and
  323.    Status Register */
  324. #define LBR             0x17  /* Loopback and Bypass Register */
  325. #define BTSCR           0x18 /* 10Base-T Status & Control Register */
  326. #define PHYCTRL         0x19 /* PHY Control Register */
  327. /* 0x1A-0x1F  Reserved */
  329. /* DP83843BVJE Phyter MII register data */
  331. #define D_RESET 0x8000
  332. #define D_BMCR          0x0000  
  333. #define D_ANAR          0x01e1  
  334. #define D_ANLPAR        0x0021  
  335. #define D_ANER          0x0004 
  336. #define D_ANNPTR        0x2001
  337. #define D_MIPSCR        0x0000
  338. #define D_DCR           0x0000
  339. #define D_FCSCR         0x0000
  340. #define D_RECR          0x0000
  341. #define D_PCSR          0x0000
  342. #define D_LBR           0x0000
  343. #define D_10BTSCR       0x0000
  345. #define D_PHYCTRL       0x0801
  347. /*
  348.  * Receive Message Descriptor Entry.
  349.  * Four words per entry.  Number of entries must be a power of two.
  350.  */
  351. typedef struct rDesc
  352.     {
  353.     UINT32       rDesc0;         /* status */
  354.     UINT32       rDesc1;         /* buffer & data count */
  355.     UINT32       rDesc2;         /* buffer address 1 */
  356.     UINT32       rDesc3;         /* Pad */
  357.     } SH7615_RD;
  358.  
  359. /*
  360.  * Transmit Message Descriptor Entry.
  361.  * Four words per entry.  Number of entries must be a power of two.
  362.  */
  363. typedef struct tDesc
  364.     {
  365.     UINT32       tDesc0;         /* status */
  366.     UINT32       tDesc1;         /* data count */
  367.     UINT32       tDesc2;         /* buffer address 1 */
  368.     UINT32       tDesc3;         /* Pad */
  369.     } SH7615_TD;
  371. typedef struct free_buf
  372.     {
  373.     void *      pClBuf;                  /* pointer cluster buffer */
  374.     } FREE_BUF;
  375.  
  376. /* typedefs */
  377.  
  378. typedef struct sh7615EndDrvCtrl
  379.     {
  380.     END_OBJ     end;                    /* The class we inherit from. */
  381.     END_ERR lastError; /* Last error passed to muxError */
  382.     long        flags;                  /* Our local flags. */
  383.     ULONG       userFlags;              /* some user flags */
  384.     int         unit;                   /* unit number */
  385.  
  386.     int         numRds;                 /* RD ring size */
  387.     int         rxIndex;               /* current RMD index */
  388.     SH7615_RD*  rxRing;                 /* RMD ring start */
  389.  
  390.     int         numTds;                 /* TD ring size */
  391.     int         txIndex;               /* current TMD index */
  392.     int         txDiIndex;              /* current TMD index */
  393.     SH7615_TD*  txRing;                 /* TMD ring start */
  394.  
  395.     int         ivec;                   /* interrupt vector */
  396.     int         ilevel;                 /* interrupt level */
  397.     UINT32      intrMask;               /* interrupt mask */
  398.     char*       pShMem;                 /* real ptr to shared memory */
  399.     char*       memBase;                /* LANCE memory pool base */
  400.     int         memSize;                /* LANCE memory pool size */
  401.  
  402.     BOOL        loaded;                 /* interface has been loaded */
  403.     char *      pClBlkArea;             /* cluster block pointer */
  404.     UINT32      clBlkSize;              /* clusters block memory size */
  405.     char *      pMBlkArea;              /* mBlock area pointer */
  406.     UINT32      mBlkSize;               /* mBlocks area memory size */
  407.     UCHAR       enetAddr[6];            /* ethernet address */
  408.     CL_POOL_ID  pClPoolId;              /* cluster pool */
  409.     BOOL        rxHandling;             /* rcv task is scheduled */
  410.     BOOL        txCleaning;
  411.     BOOL        txBlocked;              /* variable for blocking */
  412. /* REVISIT - shouldn't this be the same array size as number of possible buffers? */
  413.     FREE_BUF    freeBuf[128];
  414. /*    PHY_INFO    *phyInfo;  */             /* info on a MII-compliant PHY */
  415.     } SH7615END_DRV_CTRL;
  416.  
  417. /* rx/tx buffer descriptors definitions */
  419. #define SH7615END_RBD_SZ          16      /* RBD size in byte */
  420. #define SH7615END_TBD_SZ          16      /* TBD size in byte */
  421. #define SH7615END_TBD_MIN         6       /* min number of TBDs */
  422. #define SH7615END_RBD_MIN         4       /* min number of RBDs */
  423. #define SH7615END_TBD_POLL_NUM    1       /* one TBD for poll operation */
  424. #define CL_OVERHEAD               4       /* prepended cluster overhead */
  425. #define CL_ALIGNMENT              4       /* cluster required alignment */
  426. #define MBLK_ALIGNMENT            4       /* mBlks required alignment */
  427. #define SH7615END_BD_ALIGN        0x10    /* required alignment for RBDs */
  428. #define SH7615END_MAX_PCK_SZ      (ETHERMTU + SIZEOF_ETHERHEADER          
  429.                                  + ETHER_CRC_LEN)
  431. #define SH7615END_RBD_DEF_NUM  48      /* default number of Recv descriptors */
  432. #define SH7615END_TBD_DEF_NUM  64      /* default number of Xmit descriptors */
  433. #define NUM_LOAN        16      /* number of loaner buffers */
  435. #ifdef __cplusplus
  436. }
  437. #endif
  438.  
  439. #endif /* __INCsh7615Endh */