开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
rtl81x9.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：30k
源码类别：

VxWorks

开发平台：

C/C++

rtl81x9.h：源码内容
  1. /* rtl81x9End.h - RealTek RTL81x9 Fast Ethernet interface header */
  3. /* Copyright 1984-2000 Wind River Systems, Inc. */
  4. /*
  5. modification history
  6. --------------------
  7. 01b,26jan00,dgy  Set the Early Rx Threshold within
  8.  the RTL_RXCFG_CONFIG
  9. 01a,29oct99,dgy  written
  10. */
  12. #ifndef __INCrtl81x9Endh
  13. #define __INCrtl81x9Endh
  15. #ifdef __cplusplus
  16. extern "C" {
  17. #endif
  19. /***** DEBUG MACROS *****/
  21. #undef DRV_DEBUG
  23. #ifdef DRV_DEBUG
  25. #define DRV_DEBUG_OFF 0x0000
  26. #define DRV_DEBUG_RX 0x0001
  27. #define DRV_DEBUG_TX 0x0002
  28. #define DRV_DEBUG_INT 0x0004
  29. #define DRV_DEBUG_POLL (DRV_DEBUG_POLL_RX | DRV_DEBUG_POLL_TX)
  30. #define DRV_DEBUG_POLL_RX 0x0008
  31. #define DRV_DEBUG_POLL_TX 0x0010
  32. #define DRV_DEBUG_LOAD 0x0020
  33. #define DRV_DEBUG_IOCTL 0x0040
  34. #define DRV_DEBUG_POLL_REDIR 0x10000
  35. #define DRV_DEBUG_LOG_NVRAM 0x20000
  36. #define DRV_DEBUG_ALL 0xfffff
  38. NET_POOL rtl81x9NetPool;
  40. #define DRV_LOG(FLG, X0, X1, X2, X3, X4, X5, X6)
  41. if (rtl81x9Debug & FLG)
  42.             logMsg(X0, X1, X2, X3, X4, X5, X6);
  44. #define DRV_PRINT(FLG,X)
  45. if (rtl81x9Debug & FLG) logMsg X;
  47. #else /*DRV_DEBUG*/
  49. #define DRV_LOG(DBG_SW, X0, X1, X2, X3, X4, X5, X6)
  50. #define DRV_PRINT(DBG_SW,X)
  52. #endif /*DRV_DEBUG*/
  54. /* DMA Definitions */
  56. #define RTL_RXDMA_16BYTES 0x00000000
  57. #define RTL_RXDMA_32BYTES 0x00000100
  58. #define RTL_RXDMA_64BYTES 0x00000200
  59. #define RTL_RXDMA_128BYTES 0x00000300
  60. #define RTL_RXDMA_256BYTES 0x00000400
  61. #define RTL_RXDMA_512BYTES 0x00000500
  62. #define RTL_RXDMA_1024BYTES 0x00000600
  63. #define RTL_RXDMA_UNLIMITED 0x00000700
  65. #define RTL_RXFIFO_16BYTES 0x00000000
  66. #define RTL_RXFIFO_32BYTES 0x00002000
  67. #define RTL_RXFIFO_64BYTES 0x00004000
  68. #define RTL_RXFIFO_128BYTES 0x00006000
  69. #define RTL_RXFIFO_256BYTES 0x00008000
  70. #define RTL_RXFIFO_512BYTES 0x0000A000
  71. #define RTL_RXFIFO_1024BYTES 0x0000C000
  72. #define RTL_RXFIFO_NOTHRESH 0x0000E000
  74. #define RTL_TXDMA_16BYTES 0x00000000
  75. #define RTL_TXDMA_32BYTES 0x00000100
  76. #define RTL_TXDMA_64BYTES 0x00000200
  77. #define RTL_TXDMA_128BYTES 0x00000300
  78. #define RTL_TXDMA_256BYTES 0x00000400
  79. #define RTL_TXDMA_512BYTES 0x00000500
  80. #define RTL_TXDMA_1024BYTES 0x00000600
  81. #define RTL_TXDMA_2048BYTES 0x00000700
  83. /*
  84.  * The RealTek doesn't use a fragment-based descriptor mechanism.
  85.  * Instead, there are only four register sets, each or which represents
  86.  * one 'descriptor.' Basically, each TX descriptor is just a contiguous
  87.  * packet buffer (32-bit aligned!) and we place the buffer addresses in
  88.  * the registers so the chip knows where they are.
  89.  *
  90.  * For reception, there's just one large buffer where the chip stores
  91.  * all received packets.
  92.  */
  94. /* Configuration items */
  96. #define RTL_BUFSIZ      (ETHERMTU + ENET_HDR_REAL_SIZ + 6)
  97. #define RTL_RMD_RLEN     5       /* ring size as a power of 2 -- 32 RMD's */ /*vicadd*/
  98. #define RTL_SPEED        10000000
  100. /* Definitions for the drvCtrl flags field */
  101. /* The format for the Flags field is as follows */
  103. /* The first 16 bits are allocated as being used  */
  104. /* for miscellaneous flags. The second 16 bits    */
  105. /* are used for setting the Early Rx Threshold  */
  106. /* from within the string passed in initialisation  */
  107. /* This allows the user to taylor performance  */
  108. /* depending on their board without the need  */
  109.  /* recomplile the driver source code. */
  111. #define RTL_FLG_PROMISCUOUS_FLAG     0x01
  112. #define RTL_FLG_MEM_ALLOC_FLAG       0x02
  113. #define RTL_FLG_MODE_MEM_IO_MAP      0x04   /* device registers memory mapped */
  114. #define RTL_FLG_POLLING              0x08 /* polling flag */
  116. #define RTL_RXBUF_8 0x00000000
  117. #define RTL_RXBUF_16 0x00000800
  118. #define RTL_RXBUF_32 0x00001000
  119. #define RTL_RXBUF_64 0x00001800
  121. /*#define RTL_RX_BUF_SZ RTL_RXBUF_16*/
  122. #define RTL_RX_BUF_SZ RTL_RXBUF_64
  123. #define RTL_RXBUFLEN (1 << ((RTL_RX_BUF_SZ >> 11) + 13))
  125. /*#define RTL_RX_FIFOTHRESH RTL_RXFIFO_NOTHRESH */
  126. /*#define RTL_RX_FIFOTHRESH RTL_RXFIFO_16BYTES */
  127. #define RTL_RX_FIFOTHRESH RTL_RXFIFO_128BYTES
  128. /*#define RTL_RX_MAXDMA RTL_RXDMA_256BYTES*/
  129. #define RTL_RX_MAXDMA RTL_RXDMA_1024BYTES /*/vicadd*/
  130. #define RTL_TX_MAXDMA RTL_TXDMA_1024BYTES /*/vicadd*/
  131. /*#define RTL_TX_MAXDMA RTL_TXDMA_16BYTES */ /*for best PCI performance on EEHD*/
  133. /* configuration items */
  135. #define RTL_DEV_NAME  "rtl" /* device name */
  136. #define RTL_DEV_NAME_LEN  4
  137. #define RTL81x9_BUFSIZE 1536   /* aligned packet size */
  138. #define RTL_CRC_SIZE  4
  139. #define RTL_NUM_TX_DESC 4 /* Number of Tx descriptor registers. */
  140. /*#define RTL_NUM_TX_DESC 1 */
  142. /*
  143.  * Initialization Block.
  144.  * Specifies addresses of receive and transmit descriptor rings.
  145.  */   
  147. typedef struct rtlIB
  148.     {
  149.     ULONG       rtlIBMode;  /* mode register */
  150.     UCHAR       rtlIBPadr [8];   /* PADR: bswapd ethnt phys address */
  151.     UCHAR       rtlIBLadrf [8];  /* logical address filter */
  152.     USHORT      rtlIBRdraLow;    /* RDRA: read ring lower address */
  153.     USHORT      rtlIBRdraHigh;   /* RDRA: read ring upper address */
  154.     } rtl_ib;
  156. #define RTL_ADDR_TO_IB_RMD(addr, ib, rsize) 
  157. ib->rtlIBRdraLow = (u_long) addr; 
  158. ib->rtlIBRdraHigh = (((u_long) addr >> 16) & 0xff) | (rsize << 13);
  160. /* Receive Message Descriptor Entry.*/
  162. typedef struct rtlRxData
  163.     {
  164.     USHORT      rxStatusFlags;
  165.     USHORT      rxPktLen;
  166.     UCHAR     *pktData;
  167.     } RTL_RX_DATA;
  169. typedef struct rtlRMD
  170.     {
  171.     USHORT      rxStatusFlags;
  172.     USHORT      rxPktLen;
  173.     UCHAR     *pktData;
  174.     } RTL_RMD;
  176. /* clear the logical address filter */
  177.     
  178. #define RTL_ADDRF_CLEAR(pIb) (bzero(&(pIb)->rtlIBLadrf[0], 8))
  180. /* set the logical address filter to accept a new multicast address */
  181.     
  182. #define RTL_ADDRF_SET(pIb, crc) 
  183.     (((pIb)->rtlIBLadrf[((crc) & 0x0000003f) >> 3]) |= (1 << ((crc) & 0x7)))
  186. /* This driver supports the following four variants of the RTL Fast */
  187. /* Ethernet Controller Chip. 8129, 8139 - Single Chip Fast */
  188. /* Ethernet Controller. 8139A=8139 with power saving. 8139B=8139A + Cardbus*/
  189. /* PCI/CardBus support */
  190.  
  191. #define RTL_DEV_8129 1
  192. #define RTL_DEV_8139A 2
  193. #define RTL_DEV_8139B 3
  194. #define RTL_DEV_8139C 4 /* almost like  8139C */
  197. /*
  198.  * RealTek PCI vendor ID
  199.  */
  200. #define RTL_VENDORID 0x10EC
  202. /*
  203.  * RealTek chip device IDs.
  204.  */
  205. #define RTL_DEVICEID_8129 0x8129
  206. #define RTL_DEVICEID_8139 0x8139
  208. /*
  209.  * Accton PCI vendor ID
  210.  */
  211. #define ACCTON_VENDORID 0x1113
  213. /*
  214.  * Accton MPX 5030/5038 device ID.
  215.  */
  216. #define ACCTON_DEVICEID_5030 0x1211
  218. /*
  219.  * Delta Electronics Vendor ID.
  220.  */
  221. #define DELTA_VENDORID 0x1500
  223. /*
  224.  * Delta device IDs.
  225.  */
  226. #define DELTA_DEVICEID_8139 0x1360
  228. /*
  229.  * Addtron vendor ID.
  230.  */
  231. #define ADDTRON_VENDORID 0x4033
  233. /*
  234.  * Addtron device IDs.
  235.  */
  236. #define ADDTRON_DEVICEID_8139 0x1360
  238. #if 1
  239. #if _BYTE_ORDER==_BIG_ENDIAN
  240. #define PCI_SWAP(x) LONGSWAP((int)(x))
  241. #define PCI_WORD_SWAP(x) ((LSB((USHORT)(x)) << 8) | MSB((USHORT)(x)))
  242. #else
  243. #define PCI_SWAP(x) (x)
  244. #define PCI_WORD_SWAP(x) (x)
  245. #endif
  246. #endif
  247. /*
  248. #define PCI_SWAP(x) (x)
  249. #define PCI_WORD_SWAP(x) (x)
  250. */
  251. /*
  252.  * Generic shared memory read and write macros.
  253.  */
  255. #ifndef SHMEM_RD
  256. #    define SHMEM_RD(x) *(x)
  257. #endif
  259. #ifndef SHMEM_WR
  260. #    define SHMEM_WR(x,y) (*(x) = y)
  261. #endif
  263. /* RTL81x9 Registers */
  265. #define RTL_REGS_IDR0 0x00
  266. #define RTL_REGS_IDR1 0x01
  267. #define RTL_REGS_IDR2 0x02
  268. #define RTL_REGS_IDR3 0x03
  269. #define RTL_REGS_IDR4 0x04
  270. #define RTL_REGS_IDR5 0x05
  271. #define RTL_REGS_MAR0 0x08 /* Multicast filter. */
  272. #define RTL_REGS_TX_STATUS0 0x10
  273. #define RTL_REGS_TX_STATUS1 0x14
  274. #define RTL_REGS_TX_STATUS2 0x18
  275. #define RTL_REGS_TX_STATUS3 0x1C
  276. #define RTL_REGS_TX_ADDR0 0x20
  277. #define RTL_REGS_TX_ADDR1 0x24
  278. #define RTL_REGS_TX_ADDR2 0x28
  279. #define RTL_REGS_TX_ADDR3 0x29
  280. #define RTL_REGS_RX_BUF 0x30
  281. #define RTL_REGS_RX_EARLY_CNT 0x34
  282. #define RTL_REGS_RX_EARLY_STATUS 0x36
  283. #define RTL_REGS_CHIP_CMD 0x37
  284. #define RTL_REGS_RX_BUF_PTR 0x38
  285. #define RTL_REGS_RX_BUF_ADDR 0x3A
  286. #define RTL_REGS_INTR_MASK 0x3C
  287. #define RTL_REGS_INTR_STATUS 0x3E
  288. #define RTL_REGS_TX_CONFIG 0x40
  289. #define RTL_REGS_RX_CONFIG 0x44
  290. #define RTL_REGS_TIMER 0x48 /* A general-purpose counter. */
  291. #define RTL_REGS_RX_MISSED 0x4C /* 24 bits valid, write clears. */
  292. #define RTL_REGS_CFG_9346 0x50
  293. #define RTL_REGS_CONFIG_0 0x51
  294. #define RTL_REGS_CONFIG_1 0x52
  295. #define RTL_REGS_TIMERINT 0x54
  296. #define RTL_REGS_MSR 0x58
  297. #define RTL_REGS_CONFIG3 0x59
  298. #define RTL_REGS_MII 0x5A /* 8129 chip only */
  299. #define RTL_REGS_MULTI_INTR 0x5C
  300. #define RTL_REGS_PCI_RERID 0x5e
  301. #define RTL_REGS_TX_SUMMARY 0x60
  302. #define RTL_REGS_MII_BMCR 0x62
  303. #define RTL_REGS_MII_BMSR 0x64
  304. #define RTL_REGS_NWAY_ADVERT 0x66
  305. #define RTL_REGS_NWAY_LPAR 0x68
  306. #define RTL_REGS_NWAY_EXPANSION 0x6A
  307. #define RTL_REGS_DIS 0x6c
  308. #define RTL_REGS_FCSC 0x6e
  309. #define RTL_REGS_NWAYTR 0x70 /* N-Way Test Register */
  310. #define RTL_REGS_CSCR 0x74 /* Chip Status and Configuration Register. */
  311. #define RTL_REGS_PARA_78 0x78
  312. #define RTL_REGS_PARA_7c 0x7c /* Magic transceiver parameter register. */
  315. /* Rx Status Bits - From Rx Packet Header */
  317. #define RTL_RX_MULTICAST 0x8000
  318. #define RTL_RX_PHYSICAL 0x4000
  319. #define RTL_RX_BROADCAST 0x2000
  320. #define RTL_RX_BAD_SYMBOL 0x0020
  321. #define RTL_RX_RUNT 0x0010
  322. #define RTL_RX_TOO_LONG 0x0008
  323. #define RTL_RX_CRC_ERROR 0x0004
  324. #define RTL_RX_BAD_ALIGN 0x0002
  325. #define RTL_RX_STATUS_OK 0x0001
  327. #define RTL_RX_UNFINISHED 0xfff0 /* DMA still in progress */
  330. /* Tx Status Bits */
  331. /* TSD0-3 - Offset 0010h - 001Fh - R/W */
  333. #define RTL_TX_HOST_OWNS 0x2000
  334. #define RTL_TX_UNDERRUN 0x4000
  335. #define RTL_TX_STATUS_OK 0x8000
  336. #define RTL_TX_OUT_OF_WINDOW 0x20000000
  337. #define RTL_TX_ABORTED 0x40000000
  338. #define RTL_TX_CARRIER_LOST 0x80000000
  340. /* Chip Command Bits */
  341. /* Offset 0037h - R/W */
  343. #define RTL_CMD_RESET 0x10
  344. #define RTL_CMD_RX_ENB 0x08
  345. #define RTL_CMD_TX_ENB 0x04
  346. #define RTL_CMD_RX_BUF_EMPTY 0x01
  349. /* Interrupt Mask & Status register bits */
  350. /* Mask  - Offset 003Ch-003Dh - R/W */
  351. /* Status  - Offset 003Eh-003Fh - R/W */
  353. #define RTL_IPT_PCI_ERR 0x8000
  354. #define RTL_IPT_PCS_TIMEOUT 0x4000 /* 8129 only */
  355. #define RTL_IPT_CABLE_LEN_CHG 0x2000
  356. #define RTL_IPT_RX_FIFO_OVER 0x40 /* 8139 only */
  357. #define RTL_IPT_RX_UNDERUN 0x20
  358. #define RTL_IPT_RX_OVERFLOW 0x10
  359. #define RTL_IPT_TX_ERR 0x08
  360. #define RTL_IPT_TX_OK 0x04
  361. #define RTL_IPT_RX_ERR 0x02
  362. #define RTL_IPT_RX_OK 0x01
  364. /*#define RTL_VALID_INTERRUPTS 0xe07f*/ /* All Interrupts above */
  365. #define RTL_VALID_INTERRUPTS 0x003f /* All Interrupts above  vicadd */
  367. /*#define RTL_ERROR_INTERRUPTS 0x807a*/ /* All bar OK's, TOUT and LEN_CHG */
  368. #define RTL_ERROR_INTERRUPTS 0x007a  /*vicadd*/
  370. #define RTL_RX_INTERRUPTS 0x73
  371. #define RTL_TX_INTERRUPTS 0x0c
  372. #define RTL_CONFIG_INTERRUPTS 0xe000 /* PCI,PCS,CABLE */
  375. /* Transmit Config Regs */
  376. /* Offset 0040-0043 */
  378. #define RTL_TXCG_HWVER 0x80000000 /* 7 for RTL8139 (A and B) */
  379.    /* 6 for RTL8139 */
  381. #define RTL_TXCG_BLID 0x40000000 /* DevType 0 - A 1 - B) */
  383. #define RTL_TXCG_LBK1 0x40000 /* Loopback Test */
  384. #define RTL_TXCG_LBK0 0x20000 /* 00 - Normal */
  385. /* 01 - MAC */
  386. /* 10 - PHY */
  387. /* 11 - Twister */
  389. #define RTL_TXCG_CRC 0x10000 /* Append CRC */
  391. #define RTL_TXCG_MXDMA2 0x400 /* Max DMA Burst Size */
  392. #define RTL_TXCG_MXDMA1 0x200 /* 000 - 16   001 - 32   */
  393. #define RTL_TXCG_MXDMA0 0x100 /* 010 - 64   011 - 128  */
  394. /* 100 - 256  101 - 512  */
  395. /* 110 - 1024 111 - 2048 */
  397. #define RTL_TXCG_TXRR 0x80 /* Retry Count - 16 * TXRR */
  399. #define RTL_TXCG_CLRABT 0x01 /* Re transmit */
  401. #define RTL_TXCG_MAXDMA 0x00000700 /* max DMA burst size */
  402. #define RTL_TXCG_LOOPBKTST 0x00060000 /* loopback test */
  403. #define RTL_TXCG_IFG 0x03000000 /* interframe gap */
  406. /* Receive Configuration Register */
  407. /* Offset 0044-0047h */
  409. /* Note the Early Threshold bits are set by modifying the sysRtl81x9.c  */
  410. /* file stored within BSP directory. Altering the define RTL81X9_EARX_THRESH  */
  411. /* sets the Ealry threshold required in the passed endload string and then */
  412. /* passed correctly into the configuration routine within the rtl81x9Start  */
  413. /* routine. */
  415. #define RTL_RXCG_ERTH 0x40000 /* Early Rx Threshold Multiplier */
  416. /* 0 - None 1 - 1/16 2 - 2/16  */
  417. /* etc. etc.   */
  419. #define RTL_RXCG_MULERINT 0x20000 /* Multiple Early interrupt */
  420. #define RTL_RXCG_RER8 0x10000 /* Rx Packet Length Error */
  422. #define RTL_RXCG_RXFTH2 0x8000 /* Rx FIFO Threshold in Bytes */
  423. #define RTL_RXCG_RXFTH1 0x4000 /* 000 - 16   , 001 - 32   */
  424. #define RTL_RXCG_RXFTH0 0x2000 /* 010 - 64   , 011 - 128  */
  425. /* 100 - 256  , 101 - 512  */
  426. /* 110 - 1024 , 111 - none */
  428. #define RTL_RXCG_RBLEN1 0x1000 /* Rx Buffer Length */
  429. #define RTL_RXCG_RBLEN0 0x800 /* 00 - 8k  + 16bytes */
  430. /* 01 - 16k + 16bytes */
  431. /* 10 - 32k + 16bytes */
  432. /* 11 - 64k + 16bytes */
  434. #define RTL_RXCG_MXDMA2 0x400 /* Max DMA Burst size per RX DMA */
  435. #define RTL_RXCG_MXDMA1 0x200 /* 000 - 16   , 001 - 32   */
  436. #define RTL_RXCG_MXDMA0 0x100 /* 010 - 64   , 011 - 128  */       
  437. /* 100 - 256  , 101 - 512  */
  438. /* 110 - 1024 , 111 - unlimited */
  440. #define RTL_RXCG_WRAP 0x80
  441. #define RTL_RXCG_9356SEL 0x40 /* Selects EEPROM 1 - 9356 0 - 9346 */
  442. #define RTL_RXCG_AER 0x20 /* Accept Error Packet */
  443. #define RTL_RXCG_AR 0x10 /* Accept RUNT */
  444. #define RTL_RXCG_AB 0x08 /* Accept Broadcast */
  445. #define RTL_RXCG_AM 0x04 /* Accept Multicast */
  446. #define RTL_RXCG_APM 0x02 /* Accept Physical match */
  447. #define RTL_RXCG_AAP 0x01 /* Accept all Phy */
  449. /* The following are used as the initial Tx and Rx Configs */
  451. #define RTL_RXCFG_CONFIG  (RTL_RX_BUF_SZ|RTL_RX_FIFOTHRESH|RTL_RX_MAXDMA)
  452. #define RTL_TXCFG_CONFIG (RTL_TXCG_IFG|RTL_TX_MAXDMA)
  453. /*edit by shichao zhang to do loopback test
  454. #define RTL_TXCFG_CONFIG (RTL_TXCG_IFG|RTL_TX_MAXDMA|RTL_TXCG_LOOPBKTST)
  455. */
  457. /* 9346CR Command Register */
  458. /* Offset 0050h - R/W */
  460. #define RTL_EEMODE_PROGRAM 0x80 /* 8139B Operating Mode */
  461. #define RTL_EEMODE_AUTOLOAD 0x40 /* 00 - Normal */
  462. /* 01 - Auto Load */
  463. /* 10 - 93c46 Prog Mode */
  464. /* 11 - Cfg Reg Write Mode */
  465. #define RTL_EEMODE_WRITECFG (0x80|0x40)
  466. #define RTL_EEMODE_OFF 0x00
  468. /* MII register (8129 only) */
  469. /* Offset 005Ah - R/W */
  471. #define RTL_MII_CLK 0x01
  472. #define RTL_MII_DATAIN 0x02
  473. #define RTL_MII_DATAOUT 0x04
  474. #define RTL_MII_DIR 0x80 /* 0 == input, 1 == output */
  476. /*
  477.  * EEPROM control register
  478.  */
  480. #define RTL_EE_DATAOUT 0x01 /* Data out */
  481. #define RTL_EE_DATAIN 0x02 /* Data in */
  482. #define RTL_EE_CLK 0x04 /* clock */
  483. #define RTL_EE_SEL 0x08 /* chip select */
  484. #define RTL_EE_MODE (0x40|0x80)
  486. /* 9346 EEPROM commands */
  487. #define RTL_EECMD_WRITE 0x140
  488. #define RTL_EECMD_READ 0x180
  489. #define RTL_EECMD_ERASE 0x1c0
  491. /* 9346 EEPROM commands */
  492. #define RTL_EECMD_EWDS 0x100 /*Erase/write disable*/
  493. #define RTL_EECMD_EWEN 0x130 /*Erase/write enable*/
  496. #define RTL_EE_ID 0x00
  497. #define RTL_EE_PCI_VID 0x01
  498. #define RTL_EE_PCI_DID 0x02
  500. /* Location of station address inside EEPROM */
  501. #define RTL_EE_EADDR 0x07
  506. /* Configuration Register 0 */
  507. /* Offset 0051h - R/W */
  509. #define RTL_CONFIG0_BS2 0x04 /* Boot ROM Size */
  510. #define RTL_CONFIG0_BS1 0x02 /* 000 - No  Boot Rom */
  511. #define RTL_CONFIG0_BS0 0x01 /* 001 - 8k  Boot Rom */
  512. /* 010 - 16k Boot Rom */
  513. /* 011 - 32k Boot Rom */
  514. /* 100 - 64k Boot Rom */
  515. /* 101 - 128 Boot Rom */
  516. /* 110 - unused */
  517. /* 111 - unused */
  519. /* Configuration Register 1 */
  520. /* Offset 0052h - R/W */
  522. #define RTL_CONFIG1_LEDS1 0x80 /* LED's */
  523. #define RTL_CONFIG1_LEDS0 0x40 /* Refer to LED IFace */
  524. #define RTL_CONFIG1_DVRLOAD 0x20 /* Driver loaded status bit */
  525. #define RTL_CONFIG1_LWACT 0x10 /* LWAKE Active mode */
  526. #define RTL_CONFIG1_MEMMAP 0x08 /* Registers Mapped to PCI Memory */
  527. #define RTL_CONFIG1_IOMAP 0x04 /* Registers Mapped to PCI I/O space */
  528. #define RTL_CONFIG1_VPD 0x02 /* Vital Product Data */
  529. #define RTL_CONFIG1_PMEN 0x01 /* Power Management Enable */
  531. /* Media Status Bits  */
  532. /* Offset 0058h - R/W  */
  534. #define RTL_MED_RXPF 0x01 /* Rx Pause Flag */
  535. #define RTL_MED_TXPF 0x02 /* Tx Pause Flag */
  536. #define RTL_MED_LINKB 0x04 /* Inverse of Link Status */
  537. /* 0 - Link OK */
  538. #define RTL_MED_SPEED 0x08    /* 1 - 10Mbps, 0 - 100Mbps */
  539. #define RTL_MED_AUX 0x10 /* Aux power Status */
  540. #define RTL_MED_RXFCE 0x40 /* Rx Flow Control enable */
  541. #define RTL_MED_TXFCE 0x80 /* Tx Flow control enable */
  543. /* Configuration Register 3 */
  544. /* Offset 0059h - R/W  */
  546. #define RTL_CONFIG3_GNTSEL 0x80 /* Grant Select */
  547. #define RTL_CONFIG3_PARM_EN 0x40 /* Paramater Enable - 100Mbps only */
  548. #define RTL_CONFIG3_MAGIC 0x20 /* Magic Packet */
  549. #define RTL_CONFIG3_LINKUP 0x10
  550. #define RTL_CONFIG3_CARDB_EN 0x08 /* Card Bus Enable */
  551. #define RTL_CONFIG3_CLKRUN_EN 0x04
  552. #define RTL_CONFIG3_FUNCREG_EN 0x02 /* Functions registers enable */
  553. #define RTL_CONFIG3_FBTBEN 0x01 /* Fast back to back enable */
  555. /* Configuration Register 4 */
  556. /* Offset 005Ah - R/W  */
  558. #define RTL_CONFIG4_RXFIFO_CLR 0x80 /* Automatically clear RX FIFO OFlow */
  559. #define RTL_CONFIG4_ANAOFF 0x40 /* Analogue Power Off */
  560. #define RTL_CONFIG4_LONGWF 0x20 /* Long Wake up Frame */
  561. #define RTL_CONFIG4_LWPME 0x10 /* LANWAKE vs PMEB */
  562. #define RTL_CONFIG4_MSWFB 0x08 /* Microsoft Wake up frame */
  563. #define RTL_CONFIG4_LWPTN 0x04 /* LWAKE Pattern */
  564. #define RTL_CONFIG4_PARM_EN2 0x02 /* Parameter Enable 2  */
  565. #define RTL_CONFIG4_RD_AUX 0x01 /* Rev d - Aux Power Status */
  568. /* Transmit Status of all Descriptors */
  569. /* Offset 0060 - 0061h - R/W    */
  570. /* RTL_REGS_TX_SUMMARY       */
  572. #define RTL_TSAD_TOK_MSK 0xf000 /* Tx Ok Descs          */
  573. #define RTL_TSAD_TUN_MSK 0x0f00 /* Tx Underrun Descs    */
  574. #define RTL_TSAD_TABT_MSK 0x00f0 /* Transmit Abort Descs */
  575. #define RTL_TSAD_OWN_MSK 0x000f /* OWN Bit Descriptors  */
  577. /* Basic Mode Control Register  */
  578. /* Offset 0062-0063h - R/W  */
  579. /* Note : All Default are 0  */
  581. #define RTL_BMCR_RESET 0x8000 /* Sets Status and Control Regs */
  582. /* 1=Software reset 0=normal op */
  584. #define RTL_BMCR_SPD_SET 0x2000 /* Network Speed */
  585. /* 1=100Mbps, 0=10Mbps */
  587. #define RTL_BMCR_ANE 0x1000 /* Auto Negotiation Enable */
  588. #define RTL_BMCR_RAN 0x0200 /* Restart Auto Negotiation */
  589. #define RTL_BMCR_DUPX 0x0100 /* Duplex mode */
  590. /* 1=full duplex, 0=normal */
  591. /* Basic Mode Status Register  */
  592. /* Offset 0064-0065h - R/W  */
  594. #define RTL_BMSR_100BASE_T4 0x8000 /* 1=enable, default = 0 */
  595. #define RTL_BMSR_100BASE_TX_FDUPX 0x4000 /* 1=enable, default = 1 */
  596. #define RTL_BMSR_100BASE_TX_HDUPX 0x2000 /* 1=enable, default = 1 */
  597. #define RTL_BMSR_10BASE_T_FDUPX 0x1000 /* 1=enable, default = 1 */
  598. #define RTL_BMSR_10BASE_T_HDUPX 0x0800 /* 1=enable, default = 1 */
  600. #define RTL_BMSR_AUTO_NEG_COMP 0x0020 /* 1=completed,   default = 0 */
  601. #define RTL_BMSR_REMOTE_FAULT 0x0010 /* 1=detected,    default = 0 */
  602. #define RTL_BMSR_AUTO_NEG_FAIL 0x0008 /* 1=failed,      default = 1 */
  603. #define RTL_BMSR_LINK_STATUS 0x0004 /* 1=established, default = 0 */
  604. #define RTL_BMSR_JABBER_DETECT 0x0002 /* 1=detected,    default = 0 */
  605. #define RTL_BMSR_EXT_CAPABILITY 0x0001 /* 1=extended,    default = 1 */
  606. /* 0=basic regs */
  608. /* Auto Negotiation Advertisement Register  */
  609. /* Offset 0066-0067h - R/W  */
  611. #define RTL_ANAR_NP 0x8000 /* Next Page Bit */
  612. /* 0=primary capability data page  */
  613. /* 1=protocol specific data page */
  614. /* default = 0 */
  616. #define RTL_ANAR_ACK 0x4000 /* 1=acknowledge, default = 0 */
  618. #define RTL_ANAR_RF 0x2000 /* 1=advertise remote fault detection */
  619. /*  default = 0 */
  621. #define RTL_ANAR_PAUSE 0x0400 /* 1=flow control supported locally */
  622. /* default comes from EEPROM */
  624. #define RTL_ANAR_T4 0x0200 /* 1=100Base-T4 supported */
  625. /* default = 0 */
  627. #define RTL_ANAR_TXFD 0x0100 /* 1=100Base-Tx full duplex supported */
  628. /* default = 1 */
  630. #define RTL_ANAR_TX 0x0080 /* 1=100Base-Tx supported */
  631. /* default = 1 */
  633. #define RTL_ANAR_10FD 0x0040 /* 1=10Base-T full duplex supported */
  634. /* default = 1 */
  636. #define RTL_ANAR_10 0x0020 /* 1=10Base-T supported */
  637. /* default = 1 */
  639. #define RTL_ANAR_SELECTOR 0x0001 /* Binary Encoded Selector */
  640. /* Currently only CSMA/CD <00001> */
  641. /* Supported */
  642. /* default = 00001 */
  644. /*  EEPROM_Ctrl bits. */
  646. /* eeprom contents */
  647.     
  648. #define RTL_EE_OEM_ADR0 0x0E
  649. #define RTL_EE_OEM_ADR1 0x11
  650. #define RTL_EE_OEM_ADR2 0x13
  652. #define RTL_VENDOR_ID 0x10ec
  653. #define RTL_VENDOR_ID_MIS 0x1113
  654. #define RTL_8129_DEV_ID 0x8129
  655. #define RTL_8139_DEV_ID  0x8139
  656. #define RTL_MIS_DEV_ID  0x1211
  658. #define RTL_DEV_MASK 0xffff
  659. #define RTL_IO_SIZE 0x80
  661. #define RTL_TIMEOUT 1000
  663. #define RTL_WIN_0     0
  665. #define RTL_MIN_FBUF     100    /* Minimum size of the first buffer in a */
  666.                                /* chain. */
  668. typedef struct rtl_mii_frame {
  669. UINT8 mii_stdelim;
  670. UINT8 mii_opcode;
  671. UINT8 mii_phyaddr;
  672. UINT8 mii_regaddr;
  673. UINT8 mii_turnaround;
  674. USHORT mii_data;
  675. } RTL_MII_FRAME ;
  677. /*
  678.  * MII constants
  679.  */
  681. #define RTL_MII_STARTDELIM 0x01
  682. #define RTL_MII_READOP 0x02
  683. #define RTL_MII_WRITEOP 0x01
  684. #define RTL_MII_TURNAROUND 0x02
  686. /*
  687.  * Texas Instruments PHY identifiers
  688.  */
  689. #define TI_PHY_VENDORID 0x4000
  690. #define TI_PHY_10BT 0x501F
  691. #define TI_PHY_100VGPMI 0x502F
  693. /*
  694.  * These ID values are for the NS DP83840A 10/100 PHY
  695.  */
  696. #define NS_PHY_VENDORID 0x2000
  697. #define NS_PHY_83840A 0x5C0F
  699. /*
  700.  * Level 1 10/100 PHY
  701.  */
  702. #define LEVEL1_PHY_VENDORID 0x7810
  703. #define LEVEL1_PHY_LXT970 0x000F
  705. /*
  706.  * Intel 82555 10/100 PHY
  707.  */
  708. #define INTEL_PHY_VENDORID 0x0A28
  709. #define INTEL_PHY_82555 0x015F
  711. /*
  712.  * SEEQ 80220 10/100 PHY
  713.  */
  714. #define SEEQ_PHY_VENDORID 0x0016
  715. #define SEEQ_PHY_80220 0xF83F
  718. #define RTL_PHY_UNKNOWN 6
  720. #define RTL_PHYADDR_MIN 0x00
  721. #define RTL_PHYADDR_MAX 0x1F
  723. #define RTL_PHY_BMCR 0x00
  724. #define RTL_PHY_BMSR 0x01
  725. #define RTL_PHY_VENID 0x02
  726. #define RTL_PHY_DEVID 0x03
  727. #define RTL_PHY_ANAR 0x04
  728. #define RTL_PHY_LPAR 0x05
  729. #define RTL_PHY_ANEXP 0x06
  731. #define RTL_PHY_ANAR_NEXTPAGE 0x8000
  732. #define RTL_PHY_ANAR_RSVD0 0x4000
  733. #define RTL_PHY_ANAR_TLRFLT 0x2000
  734. #define RTL_PHY_ANAR_RSVD1 0x1000
  735. #define RTL_PHY_ANAR_RSVD2 0x0800
  736. #define RTL_PHY_ANAR_RSVD3 0x0400
  737. #define RTL_PHY_ANAR_100BT4 0x0200
  738. #define RTL_PHY_ANAR_100BTXFULL 0x0100
  739. #define RTL_PHY_ANAR_100BTXHALF 0x0080
  740. #define RTL_PHY_ANAR_10BTFULL 0x0040
  741. #define RTL_PHY_ANAR_10BTHALF 0x0020
  742. #define RTL_PHY_ANAR_PROTO4 0x0010
  743. #define RTL_PHY_ANAR_PROTO3 0x0008
  744. #define RTL_PHY_ANAR_PROTO2 0x0004
  745. #define RTL_PHY_ANAR_PROTO1 0x0002
  746. #define RTL_PHY_ANAR_PROTO0 0x0001
  748. /*
  749.  * These are the register definitions for the PHY (physical layer
  750.  * interface chip).
  751.  */
  752. /*
  753.  * PHY BMCR Basic Mode Control Register
  754.  */
  756. #define RTL_PHY_BMCR_RESET 0x8000
  757. #define RTL_PHY_BMCR_LOOPBK 0x4000
  758. #define RTL_PHY_BMCR_SPEEDSEL 0x2000
  759. #define RTL_PHY_BMCR_AUTONEGENBL 0x1000
  760. #define RTL_PHY_BMCR_RSVD0 0x0800 /* write as zero */
  761. #define RTL_PHY_BMCR_ISOLATE 0x0400
  762. #define RTL_PHY_BMCR_AUTONEGRSTR 0x0200
  763. #define RTL_PHY_BMCR_DUPLEX 0x0100
  764. #define RTL_PHY_BMCR_COLLTEST 0x0080
  765. #define RTL_PHY_BMCR_RSVD1 0x0040 /* write as zero, don't care */
  766. #define RTL_PHY_BMCR_RSVD2 0x0020 /* write as zero, don't care */
  767. #define RTL_PHY_BMCR_RSVD3 0x0010 /* write as zero, don't care */
  768. #define RTL_PHY_BMCR_RSVD4 0x0008 /* write as zero, don't care */
  769. #define RTL_PHY_BMCR_RSVD5 0x0004 /* write as zero, don't care */
  770. #define RTL_PHY_BMCR_RSVD6 0x0002 /* write as zero, don't care */
  771. #define RTL_PHY_BMCR_RSVD7 0x0001 /* write as zero, don't care */
  773. /*
  774.  * RESET: 1 == software reset, 0 == normal operation
  775.  * Resets status and control registers to default values.
  776.  * Relatches all hardware config values.
  777.  *
  778.  * LOOPBK: 1 == loopback operation enabled, 0 == normal operation
  779.  *
  780.  * SPEEDSEL: 1 == 100Mb/s, 0 == 10Mb/s
  781.  * Link speed is selected byt his bit or if auto-negotiation if bit
  782.  * 12 (AUTONEGENBL) is set (in which case the value of this register
  783.  * is ignored).
  784.  *
  785.  * AUTONEGENBL: 1 == Autonegotiation enabled, 0 == Autonegotiation disabled
  786.  * Bits 8 and 13 are ignored when autoneg is set, otherwise bits 8 and 13
  787.  * determine speed and mode. Should be cleared and then set if PHY configured
  788.  * for no autoneg on startup.
  789.  *
  790.  * ISOLATE: 1 == isolate PHY from MII, 0 == normal operation
  791.  *
  792.  * AUTONEGRSTR: 1 == restart autonegotiation, 0 = normal operation
  793.  *
  794.  * DUPLEX: 1 == full duplex mode, 0 == half duplex mode
  795.  *
  796.  * COLLTEST: 1 == collision test enabled, 0 == normal operation
  797.  */
  799. /* 
  800.  * PHY, BMSR Basic Mode Status Register 
  801.  */   
  802. #define RTL_PHY_BMSR_100BT4 0x8000
  803. #define RTL_PHY_BMSR_100BTXFULL 0x4000
  804. #define RTL_PHY_BMSR_100BTXHALF 0x2000
  805. #define RTL_PHY_BMSR_10BTFULL 0x1000
  806. #define RTL_PHY_BMSR_10BTHALF 0x0800
  807. #define RTL_PHY_BMSR_RSVD1 0x0400 /* write as zero, don't care */
  808. #define RTL_PHY_BMSR_RSVD2 0x0200 /* write as zero, don't care */
  809. #define RTL_PHY_BMSR_RSVD3 0x0100 /* write as zero, don't care */
  810. #define RTL_PHY_BMSR_RSVD4 0x0080 /* write as zero, don't care */
  811. #define RTL_PHY_BMSR_MFPRESUP 0x0040
  812. #define RTL_PHY_BMSR_AUTONEGCOMP 0x0020
  813. #define RTL_PHY_BMSR_REMFAULT 0x0010
  814. #define RTL_PHY_BMSR_CANAUTONEG 0x0008
  815. #define RTL_PHY_BMSR_LINKSTAT 0x0004
  816. #define RTL_PHY_BMSR_JABBER 0x0002
  817. #define RTL_PHY_BMSR_EXTENDED 0x0001
  819. /* ethernet media */
  821. #define IFM_ETHER 0x00000020
  822. #define IFM_10_T 3 /* 10BaseT - RJ45 */
  823. #define IFM_10_2 4 /* 10Base2 - Thinnet */
  824. #define IFM_10_5 5 /* 10Base5 - AUI */
  825. #define IFM_100_TX 6 /* 100BaseTX - RJ45 */
  826. #define IFM_100_FX 7 /* 100BaseFX - Fiber */
  827. #define IFM_100_T4 8 /* 100BaseT4 - 4 pair cat 3 */
  828. #define IFM_100_VG 9 /* 100VG-AnyLAN */
  829. #define IFM_100_T2 10 /* 100BaseT2 */
  831. /* Shared media sub-types */
  833. #define IFM_AUTO 0 /* Autoselect best media */
  834. #define IFM_MANUAL 1 /* Jumper/dipswitch selects media */
  835. #define IFM_NONE 2 /* Deselect all media */
  837. /* Shared options */
  839. #define IFM_FDX 0x00100000 /* Force full duplex */
  840. #define IFM_HDX 0x00200000 /* Force half duplex */
  841. #define IFM_FLAG0 0x01000000 /* Driver defined flag */
  842. #define IFM_FLAG1 0x02000000 /* Driver defined flag */
  843. #define IFM_FLAG2 0x04000000 /* Driver defined flag */
  844. #define IFM_LOOP 0x08000000 /* Put hardware in loopback */
  846. /* Masks */
  848. #define IFM_NMASK 0x000000e0 /* Network type */
  849. #define IFM_TMASK 0x0000000f /* Media sub-type */
  850. #define IFM_IMASK 0xf0000000 /* Instance */
  851. #define IFM_ISHIFT 28 /* Instance shift */
  852. #define IFM_OMASK 0x0000ff00 /* Type specific options */
  853. #define IFM_GMASK 0x0ff00000 /* Global options */
  855. /* Status bits */
  857. #define IFM_AVALID 0x00000001 /* Active bit valid */
  858. #define IFM_ACTIVE 0x00000002 /* Iface bound to working net */
  860. /*
  861.  * Macros to extract various bits of information from the media word.
  862.  */
  863. #define IFM_TYPE(x) ((x) & IFM_NMASK)
  864. #define IFM_SUBTYPE(x) ((x) & IFM_TMASK)
  865. #define IFM_INST(x) (((x) & IFM_IMASK) >> IFM_ISHIFT)
  867. #define RTL_FLAG_FORCEDELAY 1
  868. #define RTL_FLAG_SCHEDDELAY 2
  869. #define RTL_FLAG_DELAYTIMEO 3
  872. /* The definition of the driver control structure */
  874. typedef struct rtl_device
  875.     {
  876.     END_OBJ     end; /* The class we inherit from. */
  877.     rtl_ib       *ib; /* ptr to Initialization Block */
  878.     UINT8 devType;     /* 8129, 8139A or 8139B  OR 8139C*/
  879.     int unit; /* unit number */
  880. UINT8 phy_addr; /* PHY address */
  881.     int nextDesc; /* Next Tx Descriptor */
  882.     int freeDesc; /* Free Tx Descriptors */
  883.     char *pDescMem[RTL_NUM_TX_DESC]; /* Pointer to buffer */
  884. char  txmemspace[RTL_NUM_TX_DESC * RTL81x9_BUFSIZE];
  885.     ULONG rmdNext; /* index into the next Rx Pkt */
  886.     char *ptrRxBufSpace; /* Ptr to the Rx Buffer Pool */
  887.     int rringSize; /* RMD ring size */
  888.     int  rringLen;  /* RMD ring length (bytes) */
  889.     RTL_RMD *pRring; /* RMD ring start */
  890.     int         ivec;           /* interrupt vector */
  891.     int         ilevel;         /* interrupt level */
  892.     UINT32 devAdrs; /* device register RAP */
  893.     UINT16 csr3B; /* csr3 value board specific */
  894.     char*       pShMem;         /* real ptr to shared memory */
  895.     char*       memBase;        /* RTL memory pool base */
  896.     char*       memAdrs;        /* RTL memory pool base */
  897.     int         memSize;        /* RTL memory pool size */
  898.     int         memWidth;       /* width of data port */
  899.     int         offset;
  900.     int         csr0Errs;       /* count of csr0 errors */
  901.     UINT32      flags; /* Our local flags */
  902.     UINT32 pciMemBase; /* memory base as seen from PCI*/
  903.     UCHAR enetAddr[6]; /* ethernet address */
  904.     CACHE_FUNCS cacheFuncs;     /* cache function pointers */
  905.     BOOL txBlocked;  /* transmit flow control */
  906.     CL_POOL_ID  pClPoolId;
  907.     END_ERR     lastError;      /* Last error passed to muxError */
  908.     BOOL        errorHandling;  /* task level error handling */
  909.     u_short     errorStat;      /* error status */
  910.     UINT32      reg_rcr; /* RCR for reset */
  911.     } RTL81X9END_DEVICE;
  915. /* Configuration items */
  917. #define RMD_SIZ sizeof(RTL_RMD)
  918. #define IB_SIZ sizeof(rtl_ib)
  920. #ifdef __cplusplus
  921. }
  922. #endif
  924. #endif /* __INCrtl81x9Endh */