开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
ln97xEnd.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：19k
源码类别：

VxWorks

开发平台：

C/C++

ln97xEnd.h：源码内容
  1. /* ln97xEnd.h - END style AMD Am79C97X PCnet-PCI Ethernet driver header */
  3. /* Copyright 1998-2002 Wind River Systems, Inc. */
  4. /* Copyright 1998 CETIA Inc. */
  6. /*
  7. modification history
  8. --------------------
  9. 01f,30may02,sru  Added REG_SWAP and LS_MODE_NOSWAP_MASTER definitions.
  10. 01e,12nov01,pai  Added definitions for CSR5 and CSR8-CSR11 fields.  Setup
  11.                  PCI_SWAP definition in one place.  Doubled the number of
  12.                  receive and transmit descriptors the device will use.
  13.                  Removed obsolete <errorStat> member from DRV_CTRL.
  14.                  Removed superfluous "arch-specific" (CPU_FAMILY==I80X86)
  15.                  macros.
  16. 01d,27mar01,tlc  Add definitions for interrupt level and PCI bus endianess.
  17.                  Revised how PCI_SWAP is defined. It is now conditionally
  18.                  defined based on the ln97xEndianess parameter set in
  19.                  ln97xParamInit().
  20. 01c,11jun00,ham  removed reference to etherLib.
  21. 01b,19may00,pai  Implemented accumulated driver bug fixes (SPR #31349).
  22. 01a,07dec98,snk added support 7997x[012] across architectures.
  23. written from 01b of lnPciEnd.h
  24. */
  26. #ifndef __INCln97xEndh
  27. #define __INCln97xEndh
  29. #ifdef __cplusplus
  30. extern "C" {
  31. #endif
  33. #ifndef _ASMLANGUAGE
  35. #include "end.h"
  36. #include "cacheLib.h"
  37. #include "netinet/if_ether.h"
  40. /* define the various levels of debugging if the DRV_DEBUG is defined */    
  42. #ifdef DRV_DEBUG
  43. #    include "logLib.h"
  44. #    define DRV_DEBUG_OFF           0x0000
  45. #    define DRV_DEBUG_RX            0x0001
  46. #    define DRV_DEBUG_TX            0x0002
  47. #    define DRV_DEBUG_INT           0x0004
  48. #    define DRV_DEBUG_POLL          (DRV_DEBUG_POLL_RX | DRV_DEBUG_POLL_TX)
  49. #    define DRV_DEBUG_POLL_RX       0x0008
  50. #    define DRV_DEBUG_POLL_TX       0x0010
  51. #    define DRV_DEBUG_LOAD          0x0020
  52. #    define DRV_DEBUG_LOAD2         0x0040
  53. #    define DRV_DEBUG_IOCTL         0x0080
  54. #    define DRV_DEBUG_RESET         0x0100
  55. #    define DRV_DEBUG_MCAST         0x0200
  56. #    define DRV_DEBUG_CSR           0x0400
  57. #    define DRV_DEBUG_RX_PKT        0x0800
  58. #    define DRV_DEBUG_POLL_REDIR    0x10000
  59. #    define DRV_DEBUG_LOG_NVRAM     0x20000
  60. #    define DRV_DEBUG_ALL           0xfffff
  61. #endif /* DRV_DEBUG */
  63. /* board level/bus specific and architecture specific macros */
  65. #if _BYTE_ORDER==_BIG_ENDIAN
  66. #   define PCI_SWAP(x)  ((ln97xBusEndianess) ? (int)(x) : LONGSWAP((int)(x))) 
  67. #else
  68. #   define PCI_SWAP(x)  (x)
  69. #endif
  71. #if _BYTE_ORDER==_BIG_ENDIAN
  72. #    define REG_SWAP(d,x)  (((d)->flags & LS_MODE_NOSWAP_MASTER) ? 
  73.                                 (int)(x) : LONGSWAP((int)(x)))
  74. #else
  75. #    define REG_SWAP(d,x)  (x)
  76. #endif
  78. /* device IO or memory mapped access and data registers */
  80. #define LN_97X_RDP      ((UINT32 *)((UINT32)(pDrvCtrl->devAdrs) + 0x10))
  81. #define LN_97X_RAP      ((UINT32 *)((UINT32)(pDrvCtrl->devAdrs) + 0x14))
  82. #define LN_97X_RST      ((UINT32 *)((UINT32)(pDrvCtrl->devAdrs) + 0x18))
  83. #define LN_97X_BDP      ((UINT32 *)((UINT32)(pDrvCtrl->devAdrs) + 0x1C))
  85. /* csr and bcr addresses */
  87. #define CSR(x)          (x)
  88. #define BCR(x)          (x)
  90. /* Definitions for fields and bits in the device */
  92. #define CSR0_RESRVD         0xffff0000 /* resvd: written 0, read undefined */
  93. #define CSR0_ERR            0x8000 /* (RO) err flg (BABL|CERR|MISS|MERR) */
  94. #define CSR0_BABL           0x4000 /* (RC) babble transmitter timeout */
  95. #define CSR0_CERR           0x2000 /* (RC) collision error */
  96. #define CSR0_MISS           0x1000 /* (RC) missed packet */
  97. #define CSR0_MERR           0x0800 /* (RC) memory error */
  98. #define CSR0_RINT           0x0400 /* (RC) receiver interrupt */
  99. #define CSR0_TINT           0x0200 /* (RC) transmitter interrupt */
  100. #define CSR0_IDON           0x0100 /* (RC) initialization done */
  101. #define CSR0_INTR           0x0080 /* (RO) interrupt flag */
  102. #define CSR0_INEA           0x0040 /* (RW) interrupt enable */
  103. #define CSR0_RXON           0x0020 /* (RO) receiver on */
  104. #define CSR0_TXON           0x0010 /* (RO) transmitter on */
  105. #define CSR0_TDMD           0x0008 /* (WOO)transmit demand */
  106. #define CSR0_STOP           0x0004 /* (WOO)stop (& reset) chip */
  107. #define CSR0_STRT           0x0002 /* (RW) start chip */
  108. #define CSR0_INIT           0x0001 /* (RW) initialize (acces init block) */
  110. #define CSR0_INTMASK            (CSR0_BABL | CSR0_CERR | CSR0_MISS | 
  111.                                  CSR0_MERR | CSR0_RINT | CSR0_TINT | 
  112.                                  CSR0_IDON | CSR0_INEA)
  114. #define CSR3_DXSUFLO 0x0040 /* disable transmit stop on UFLO */
  115. #define CSR3_BSWP 0x0004 /* Byte Swap */
  117. /* CSR 4 test and features control */
  119. #define CSR4_EN124 0x8000 /* enable CSR124 access */
  120. #define CSR4_DMAPLUS 0x4000 /* disable DMA burst xfer counter */
  121. #define CSR4_TIMER 0x2000 /* enable bus activity timer */
  122. #define CSR4_DPOLL 0x1000 /* disable transmit polling */
  123. #define CSR4_APAD_XMIT 0x0800 /* enable auto pad transmit */
  124. #define CSR4_ASTRP_RCV 0x0400 /* enable auto pad stripping */
  125. #define CSR4_MFCO 0x0200 /* missed frame counter overflow */
  126. #define CSR4_MFCOM 0x0100 /* missed frame counter mask */
  127. #define CSR4_UINTCMD 0x0080 /* user interrupt command */
  128. #define CSR4_UINT 0x0040 /* user interrupt issued */
  129. #define CSR4_RCVCC0 0x0020 /* receive collision cntr overflow */
  130. #define CSR4_RCVCCOM 0x0010 /* receive collision cntr mask */
  131. #define CSR4_TXSTRT 0x0008 /* transmit start status */
  132. #define CSR4_TXSTRTM 0x0004 /* transmit start mask */
  133. #define CSR4_JAB 0x0002 /* jabber error indicated */
  134. #define CSR4_JABM 0x0001 /* jabber error mask */
  136. #define CSR4_TFC_MASK (CSR4_MFCOM | CSR4_RCVCCOM | 
  137.                                  CSR4_TXSTRTM | CSR4_JABM)
  139. /* CSR 5 extended control and interrupt */
  141. #define CSR5_RESRVD_B       0xffff0000 /* resvd: written 0, read undefined */
  142. #define CSR5_TOKINTD        0x00008000 /* transmit OK interrupt disable */
  143. #define CSR5_LTINTEN        0x00004000 /* last transmit interrupt enable */
  144. #define CSR5_RESRVD_A       0x00003000 /* resvd: written 0, read undefined */
  145. #define CSR5_SINT           0x00000800 /* system interrupt asserted */
  146. #define CSR5_SINTE          0x00000400 /* system interrupt enable */
  147. #define CSR5_SLPINT         0x00000200 /* sleep interrupt asserted */
  148. #define CSR5_SLPINTE        0x00000100 /* sleep interrupt enable */
  149. #define CSR5_EXDINT         0x00000080 /* excessive deferral asserted */
  150. #define CSR5_EXDINTE        0x00000040 /* excessive deferral int. enable */
  151. #define CSR5_MPPLBA         0x00000020 /* magic packet broadcast accept */
  152. #define CSR5_MPINT          0x00000010 /* magic packet int. asserted */
  153. #define CSR5_MPINTE         0x00000008 /* magic packet int. enable */
  154. #define CSR5_MPEN           0x00000004 /* magic packet mode enable */
  155. #define CSR5_MPMODE         0x00000002 /* set magic packet mode */
  156. #define CSR5_SPND           0x00000001 /* set suspend mode */
  158. #define CSR5_RESRVD_MASK    (~(CSR5_RESRVD_B | CSR5_RESRVD_A))
  160. /* CSR  8 logical address filter 0 */
  162. #define CSR8_RESRVD         0xffff0000 /* reserved locations, write as 0 */
  163. #define CSR8_LADRF0         0x0000ffff /* logical address filter [15:0] */
  165. /* CSR  9 logical address filter 1 */
  167. #define CSR9_RESRVD         0xffff0000 /* reserved locations, write as 0 */
  168. #define CSR9_LADRF1         0x0000ffff /* logical address filter [31:16] */
  170. /* CSR 10 logical address filter 2 */
  172. #define CSR10_RESRVD        0xffff0000 /* reserved locations, write as 0 */
  173. #define CSR10_LADRF2        0x0000ffff /* logical address filter [47:32] */
  175. /* CSR 11 logical address filter 3 */
  177. #define CSR11_RESRVD        0xffff0000 /* reserved locations, write as 0 */
  178. #define CSR11_LADRF3        0x0000ffff /* logical address filter [63:48] */
  180. /* CSR 15 mode register - loaded from initialization block */
  182. #define CSR15_PROM          0x00008000 /* set promiscuous mode */
  183. #define CSR15_DTX           0x00000002 /* disable transmitter section */
  184. #define CSR15_DRX           0x00000001 /* disable receiver section */
  186. /* CSR 88 and CSR 89 chip ID registers */
  188. #define CSR88_LN970_PARTID  0x00001003 /* Am79c970 part ID lower value */
  189. #define CSR88_LN971_PARTID  0x00003003 /* Am79c971 part ID lower value */
  190. #define CSR88_LN972_PARTID  0x00004003 /* Am79c972 part ID lower value */
  191. #define CSR88_LN973_PARTID  0x00005003 /* Am79c973 part ID lower value */
  192. #define CSR88_LN975_PARTID  0x00007003 /* Am79c975 part ID lower value */
  194. #define CSR89_LN97X_PARTID  0x00000262 /* Am79c97x part ID upper value */
  196. /* chip ID values are formed as follows:
  197.  *
  198.  *     chipId = (CSR(88) | (CSR(89) << 16))
  199.  *     chipId = (chipId >> 12) & 0xffff
  200.  */
  202. #define CHIP_ID_AM79C970A   (0x2621)    /* PCnet-PCI II   Am79C970A */
  203. #define CHIP_ID_AM79C971    (0x2623)    /* PCnet-FAST     Am79C971 */
  204. #define CHIP_ID_AM79C972    (0x2624)    /* PCnet-FAST +   Am79C972 */
  205. #define CHIP_ID_AM79C973    (0x2625)    /* PCnet-FAST III Am79C973 */
  206. #define CHIP_ID_AM79C975    (0x2627)    /* PCnet Fast III Am79C975 */
  208. /* BCR 2 */
  210. #define BCR2_LEDPE              0x1000  /* LED program enable */
  211. #define BCR2_AUTO_SELECT        0x0002  /* auto select port type 10BT/AUI */
  212. #define BCR2_ACTIVE_HIGH        0x80    /* select active high interrupt pin */
  213. #define BCR2_ACTIVE_LOW         0x00    /* select active low interrupt pin  */
  215. /* BCR 18 burst size and bus control register */
  217. #define BCR18_ROMTMG 0x9000 /* expansion ROM timing (default) */
  218. #define BCR18_MEMCMD 0x0200 /* enable PCI memory read multiple */
  219. #define BCR18_BREADE 0x0040 /* burst read enable (SWSTYLE=3) */
  220. #define BCR18_BWRITE 0x0020 /* burst write enable (SWSTYLE=3) */
  221. #define BCR18_RESRVD 0x0001 /* reserved location (default) */
  223. #define BCR18_BSBC_MASK (BCR18_ROMTMG | BCR18_RESRVD | 
  224.                                  BCR18_BREADE | BCR18_BWRITE)
  226. /* BCR 20 software style register */
  227.     
  228. #define BCR20_SSIZE32 0x0100
  229. #define BCR20_SWSTYLE_LANCE 0x0000
  230. #define BCR20_SWSTYLE_ILACC 0x0001
  231. #define BCR20_SWSTYLE_PCNET 0x0002
  232. #define BCR20_SWSTYLE_PCNET_II 0x0003
  233.     
  234. /* Control block definitions for AMD PCnet (Ethernet) chip. */
  236. typedef struct
  237.     {
  238.     ULONG       rdp;            /* register data Port */
  239.     ULONG       rap;            /* Register Address Port */
  240.     ULONG       rst;            /* Reset Register */
  241.     ULONG       bdp;            /* Bus Configuration Register Data Port */
  242.     } LN_DEVICE;
  244. /* Initialization Block */
  246. typedef struct lnIB
  247.     {
  248.     ULONG       lnIBMode;       /* mode register */
  249.     UCHAR       lnIBPadr [8];   /* PADR: bswapd ethnt phys address */
  250.     UCHAR       lnIBLadrf [8];  /* logical address filter */
  251.     ULONG       lnIBRdra;       /* RDRA: read ring address, long word */
  252.     ULONG       lnIBTdra;       /* TDRA: transmit ring address long word */
  253.     } LN_IB;
  255. /* Receive Message Descriptor Entry.*/
  257. typedef struct lnRMD
  258.     {
  259.     /* element order changed to accomodate burst mode operation */
  260.     ULONG       lnRMD2;         /* message byte count */
  261.     ULONG       lnRMD1;         /* status & buffer byte count (negative) */
  262.     ULONG       lnRMD0;         /* bits 31:00 of receive buffer address */
  263.     ULONG       lnRMD3;         /* reserved */
  264.     } LN_RMD;
  266. /* Transmit Message Descriptor Entry. */
  268. typedef struct lnTMD
  269.     {
  270.     /* element order changed to accomodate burst mode operation */
  271.     ULONG       lnTMD2;         /* errors */
  272.     ULONG       lnTMD1;         /* message byte count */
  273.     ULONG       lnTMD0;         /* bits 31:00 of transmit buffer address */
  274.     ULONG       lnTMD3;         /* reserved */
  275.     } LN_TMD;
  277. typedef union addrFilter        /* logical address filter layout */
  278.     {
  279.     UINT8  lafBytes  [8];       /* (8) bytes */
  280.     UINT16 lafWords  [4];       /* (4) 16-bit words */
  281.     UINT32 lafDwords [2];       /* (2) 32-bit dwords */
  282.     } ADDR_FILTER;
  284. typedef enum filterModCmd       /* addrFilterMod() commands */
  285.     {
  286.     LN_LADRF_ADD,               /* add a logical address */
  287.     LN_LADRF_DEL,               /* delete a logical address */
  288.     LN_LADRF_ADD_ALL,           /* add all logical addresses */
  289.     LN_LADRF_DEL_ALL            /* delete all logical addresses */
  290.     } FILTER_MOD_CMD;
  293. /* initialization block */
  295. #define IB_MODE_TLEN_MSK 0xf0000000
  296. #define IB_MODE_RLEN_MSK 0x00f00000
  298. /* receive descriptor */
  300. #define RMD1_OWN 0x80000000 /* Own */
  301. #define RMD1_ERR 0x40000000 /* Error */
  302. #define RMD1_FRAM 0x20000000 /* Framming Error */
  303. #define RMD1_OFLO 0x10000000 /* Overflow */
  304. #define RMD1_CRC 0x08000000 /* CRC */
  305. #define RMD1_BUFF 0x04000000 /* Buffer Error */
  306. #define RMD1_STP 0x02000000 /* Start of Packet */
  307. #define RMD1_ENP 0x01000000 /* End of Packet */
  308. #define RMD1_RES 0x00ff0000 /* reserved */
  309. #define RMD1_CNST 0x0000f000 /* rmd1 constant value */
  311. #define RMD1_BCNT_MSK 0x00000fff /* buffer cnt mask */
  312. #define RMD2_MCNT_MSK 0x00000fff /* message buffer cnt mask */
  314. /* transmit descriptor */
  316. #define TMD1_OWN 0x80000000 /* Own */
  317. #define TMD1_ERR 0x40000000 /* Error */
  318. #define TMD1_MORE 0x10000000 /* More than One Retry */
  319. #define TMD1_ONE 0x08000000 /* One Retry */
  320. #define TMD1_DEF 0x04000000 /* Deferred */
  321. #define TMD1_STP 0x02000000 /* Start of Packet */
  322. #define TMD1_ENP 0x01000000 /* End of Packet */
  323. #define TMD1_BPE                0x00800000      /* Bus Parity Error */
  324. #define TMD1_RES 0x007F0000 /* Reserved locations */
  325. #define TMD1_CNST 0x0000f000 /* tmd1 constant value */
  327. #define TMD2_BUFF 0x80000000 /* Buffer Error */
  328. #define TMD2_UFLO 0x40000000 /* Underflow Error */
  329. #define TMD2_LCOL 0x10000000 /* Late Collision */
  330. #define TMD2_LCAR 0x08000000 /* Lost Carrier */
  331. #define TMD2_RTRY 0x04000000 /* Retry Error */
  332. #define TMD2_TDR 0x03FF0000 /* Time Domain Reflectometry */
  334. #define TMD1_BCNT_MSK 0x00000fff /* buffer cnt mask */
  336. /* CRC for logical address filter */
  338. #define LN_CRC_POLYNOMIAL       (0xedb88320)    /* Ethernet CRC polynomial */
  339. #define LN_CRC_TO_LAF_IX(crc)   ((crc) >> 26)   /* get 6 MSBits */
  340. #define LN_LAF_LEN              (8)             /* logical addr filter length */
  341. #define LN_LA_LEN               (6)             /* logical address length */
  342. #define BITS_PER_LA             (8 * LN_LA_LEN) /* logical addr length bits */
  344. /* Definitions for the drvCtrl specific flags field */
  346. #define LS_PROMISCUOUS_FLAG     0x1     /* set the promiscuous mode */
  347. #define LS_MEM_ALLOC_FLAG       0x2     /* allocating memory flag */
  348. #define LS_PAD_USED_FLAG        0x4     /* padding used flag */
  349. #define LS_RCV_HANDLING_FLAG    0x8     /* handling recv packet */
  350. #define LS_START_OUTPUT_FLAG    0x10    /* trigger output flag */
  351. #define LS_POLLING              0x20    /* polling flag */
  352. #define LS_MODE_MEM_IO_MAP      0x100   /* device registers memory mapped */
  353. #define LS_MODE_DWIO            0x200   /* device in 32 bit mode */
  354. #define LS_MODE_NOSWAP_MASTER 0x400   /* don't swap PCI master I/O ops */
  356. /* descriptor size */
  358. #define RMD_SIZ                 sizeof(LN_RMD)
  359. #define TMD_SIZ                 sizeof(LN_TMD)
  360. #define IB_SIZ                  sizeof(LN_IB)
  362. /* The definition of the driver control structure */
  364. typedef struct ln97xDevice
  365.     {
  366.     END_OBJ           endObj;            /* The class we inherit from */
  368.     int               unit;              /* unit number of the device */
  369.     volatile LN_IB *  ib;                /* ptr to Initialization Block */
  371.     int               rmdIndex;          /* current RMD send index */
  372.     int               rringSize;         /* RMD ring size */
  373.     int               rringLen;          /* RMD ring length (bytes) */
  374.     volatile LN_RMD * pRring;            /* RMD ring start */
  376.     int               tmdIndex;          /* current TMD transmit index */
  377.     int               tmdIndexC;         /* current TMD cleaning index */
  378.     int               tringSize;         /* TMD ring size */
  379.     int               tringLen;          /* TMD ring length (bytes) */
  380.     volatile LN_TMD * pTring;            /* TMD ring start */
  382.     int               inum;              /* interrupt number */
  383.     int               ilevel;            /* interrupt level */
  385.     volatile UINT32 * pRdp;              /* device register CSR */
  386.     volatile UINT32 * pRap;              /* device register RAP */
  387.     volatile UINT32 * pReset;            /* device register Reset */
  388.     volatile UINT32 * pBdp;              /* device register BCR */
  390.     volatile char *   pShMem;            /* real ptr to shared memory */
  391.     volatile char *   memBase;           /* PCnet memory pool base */
  392.     volatile char *   memAdrs;           /* PCnet memory pool base */
  394.     UINT32            devAdrs;           /* device structure address */
  395.     UINT16            csr3B;             /* csr3 value board specific */
  396.     UINT32            chipId;            /* (csr88|csr89) chip ID value */
  397.     int               memSize;           /* PCnet memory pool size */
  398.     int               memWidth;          /* width of data port */
  399.     int               offset;            /* offset of data in the buffer */
  400.     volatile UINT32   flags;             /* Our local flags */
  401.     UINT32            pciMemBase;        /* memory base as seen from PCI*/
  402.     UINT8             enetAddr[6];       /* ethernet address */
  403.     CACHE_FUNCS       cacheFuncs;        /* cache function pointers */
  405.     volatile BOOL     txBlocked;         /* transmit flow control */
  406.     volatile BOOL     txCleaning;        /* transmit descriptor cleaning */
  408.     CL_POOL_ID        pClPoolId;         /* cluster pool Id */
  409.     M_CL_CONFIG       mClCfg;            /* mBlk & cluster config structure */
  410.     CL_DESC           clDesc;            /* cluster descriptor table */
  412.     END_ERR           lastError;         /* Last error passed to muxError */
  413.     volatile BOOL     errorHandling;     /* task level error handling */
  415.     } LN_97X_DRV_CTRL;
  417. /* Configuration items */
  419. #define LN_MIN_FBUF             (100)     /* Min sizeof first buffer in chain */
  420. #define LN_BUFSIZ               (ETHERMTU + SIZEOF_ETHERHEADER + 6)
  421. #define LN_SPEED                (10000000)
  422. #define LN_RMD_RLEN             (7)       /* ring size as a ^ 2 => 128 RMD's */
  423. #define LN_TMD_TLEN             (7)       /* ring size as a ^ 2 => 128 TMD's */
  424. #define LN_RMD_MIN              (2)       /* min descriptors 4 */
  425. #define LN_TMD_MIN              (2)       /* min descriptors 4 */
  426. #define LN_RMD_MAX              (9)       /* max descriptors 512 */
  427. #define LN_TMD_MAX              (9)       /* max descriptors 512 */
  428. #define LN_97X_DEV_NAME         "lnPci"   /* name of the device */
  429. #define LN_97X_DEV_NAME_LEN     (6)       /* length of the name string */
  430. #define LN_97X_APROM_SIZE       (32)      /* hardware Address PROM size bytes */
  431. #define LN_LITTLE_ENDIAN        (0)       /* little endian PCI bus      */
  432. #define LN_BIG_ENDIAN           (1)       /* big endian PCI bus         */
  433. #define LN_ACTIVE_LOW           (0)       /* active-low interrupt line  */
  434. #define LN_ACTIVE_HI            (1)       /* active-high interrupt line */
  436. #define LN_RMD_OWNED(rmd)       (PCI_SWAP ((rmd)->lnRMD1) & RMD1_OWN)
  437. #define LN_TMD_OWNED(tmd)       (PCI_SWAP ((tmd)->lnTMD1) & TMD1_OWN)
  439. #define LN_PKT_LEN_GET(rmd)     (PCI_SWAP ((rmd)->lnRMD2) - 4)
  442. #if defined(__STDC__) || defined(__cplusplus)
  444. IMPORT STATUS    ln97xInitParse (LN_97X_DRV_CTRL * pDrvCtrl, char * initString);
  445. IMPORT END_OBJ * ln97xEndLoad (char * initString);
  447. #else
  449. IMPORT STATUS    ln97xInitParse ();
  450. IMPORT END_OBJ * ln97xEndLoad ();
  452. #endif  /* __STDC__ */
  454. #endif  /* _ASMLANGUAGE */
  456. #ifdef __cplusplus
  457. }
  458. #endif
  460. #endif /* __INCln97xEndh */