开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
iOlicomEnd.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：21k
源码类别：

VxWorks

开发平台：

C/C++

iOlicomEnd.h：源码内容
  1. /* iOlicomEnd.h - END-style Intel Olicom PCMCIA Ethernet interface header */
  3. /* Copyright 1997-2001 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01g,20sep01,dat  Removing ANSI errors for diab compiler
  9. 01f,03aug00,jpd  corrected length of drive name string (SPR #32276).
  10. 01e,11jun00,ham  removed reference to etherLib.
  11. 01d,02sep98,jpd  renamed struct type name to prevent conflict. Improved
  12.  data copying macros efficiency. Add big-endian support.
  13. 01c,02apr98,jpd  made conditionally-compilable version for Brutus and PID.
  14. 01b,16feb98.jpd  modified to work on Brutus, but not yet on both Brutus and PID.
  15. 01a,16dec97,rlp  copied from if_oli.h
  16. */
  18. #ifndef __INCiOlicomEndh
  19. #define __INCiOlicomEndh
  21. #ifdef __cplusplus
  22. extern "C" {
  23. #endif
  25. #include "end.h"
  26. #include "netBufLib.h"
  27. #include "netinet/if_ether.h"
  29. /* Define Constants */
  31. #define PC_SOCKET_A             0x00
  32. #define PC_SOCKET_B             0x40
  34. #define ATTRIBUTE_MEMORY_SLOT   0x01000
  37. #ifndef TARGET_HAS_NO_VADEM
  38. #define PC_INDEX        ((volatile char *)(ctrlBase + 0x00))
  39. #define PC_DATA_READ    ((volatile int *) (ctrlBase + 0x01))
  40. #define PC_DATA_WRITE   ((volatile char *)(ctrlBase + 0x01))
  42. #define MAPPED_MEMORY_BASE      0x10000         /* 64K */
  44. #define ATTRIB_MEMORY_A         MAPPED_MEMORY_BASE
  45. #define ATTRIB_MEMORY_B         ATTRIB_MEMORY_A + ATTRIBUTE_MEMORY_SLOT
  46. #endif /* TARGET_HAS_NO_VADEM */
  48. /*
  49.  * Define to have complete control over the PCMCIA system.
  50.  * These definitions are Access macro, I/O Registers, Control Registers,
  51.  * PCMCIA Structures and Constants.
  52.  */
  54. /* Macro definition for PCMCIA Access */
  56. #ifndef I82595_REGS_CONTIGUOUS
  57. #define PCMCIA_CALC_ADDR(x)     (((((UINT)(x)) & ~0x01) << 1) | 
  58.   (((UINT)(x)) & 0x01))
  60. #define PCMCIA_READ_RAW(x, y)   (*(volatile UINT *) (PCMCIA_CALC_ADDR(x) | (y)))
  62. #define PCMCIA_WRITE_RAW(x, y, z)       (*(volatile UINT8 *)    
  63.                                         (PCMCIA_CALC_ADDR(x) | (y)) = (z))
  65. #define PCMCIA_IO_WRITE(x, y)   ((*(volatile UINT8 *)(x)) = (y))
  67. #define PCMCIA_IO_READ(x)       (((((UINT)(x)) & 0x01) == 0) ?             
  68.                                 (*(volatile UINT *)(x)) & OCT_MSK: 
  69.                                 (*(volatile UINT *)(x)) >> 24)
  71. #define PCMCIA_ATTR_READ(x) (((((UINT)(x)) & ODD_MSK) == 0) ?  
  72.                 PCMCIA_READ_RAW(x, (int)pDrvCtrl->pcmcia.memBaseA) & OCT_MSK :
  73.                 PCMCIA_READ_RAW(x, (int)pDrvCtrl->pcmcia.memBaseA) >> 24)
  75. #define PCMCIA_ATTR_WRITE(x, y)  PCMCIA_WRITE_RAW((x), (int)       
  76.                                         pDrvCtrl->pcmcia.memBaseA, (y))
  77. /* On PID, two apparently consecutive registers cannot be read at once */
  79. #define READ_R14_R15(val) 
  80.     { 
  81.     val =  PCMCIA_IO_READ (pDrvCtrl->pcmcia.oliAddr + I595_R14); 
  82.     val |= (PCMCIA_IO_READ (pDrvCtrl->pcmcia.oliAddr + I595_R15) << 8); 
  83.     }
  84. #if (_BYTE_ORDER == _BIG_ENDIAN)
  85. #define READ_PTR_R14_R15(ptr, pR14) 
  86.     { 
  87.     *(ptr)++ = (0xFF & *((volatile UINT32 *)(pR14))); 
  88.     *(ptr)++ = (*((UINT32 *)((pR14) + 1)) >> 24); 
  89.     }
  90. #else /* (_BYTE_ORDER == _BIG_ENDIAN) */
  91. #define READ_PTR_R14_R15(ptr, pR14) 
  92.     { 
  93.     *(ptr)++ = *((volatile UINT8 *)(pR14)); 
  94.     *(ptr)++ = (*((UINT32 *)((pR14) + 1)) >> 24); 
  95.     }
  96. #endif /* _BYTE_ORDER == _BIG_ENDIAN */
  97. #define WRITE_R14_R15(val) 
  98.     { 
  99.     PCMCIA_IO_WRITE (pDrvCtrl->pcmcia.oliAddr + I595_R14, (val)); 
  100.     PCMCIA_IO_WRITE (pDrvCtrl->pcmcia.oliAddr + I595_R15, ((val) >> 8)); 
  101.     }
  102. #define WRITE_PTR_R14_R15(ptr, pR14) 
  103.     { 
  104.     *(pR14)     =  *(ptr)++; 
  105.     *((pR14) + 1) =  *(ptr)++; 
  106.     }
  107. #else /* I82595_REGS_CONTIGUOUS */
  108. #define PCMCIA_CALC_ADDR(x) (x)
  109. #define PCMCIA_IO_WRITE(x, y) ((*(volatile UINT8 *) (x)) = (y))
  110. #define PCMCIA_IO_WRITE16(x, y) ((*(volatile UINT16 *)(x)) = (y))
  111. #define PCMCIA_IO_READ(x) (* (volatile UINT8 *) (x))
  112. #define PCMCIA_IO_READ16(x) (* (volatile UINT16 *)(x))
  113. #define PCMCIA_ATTR_READ(x) (* (volatile UINT8 *) (x))
  114. #define PCMCIA_ATTR_WRITE(x, y) ((*(volatile UINT8 *) (x)) = (y))
  116. /* On Brutus, R14 and R15 can be read with one 16 bit operation */
  118. #define READ_R14_R15(val) 
  119.     { 
  120.     val = (PCMCIA_IO_READ16 (pDrvCtrl->pcmcia.oliAddr + I595_R14)); 
  121.     }
  122. #define READ_PTR_R14_R15(ptr, pR14) 
  123.     { 
  124.     *((UINT16 *)(ptr))++ = *((volatile UINT16 *)(pR14));
  125.     }
  126. #define WRITE_R14_R15(val) 
  127.     PCMCIA_IO_WRITE16 (pDrvCtrl->pcmcia.oliAddr + I595_R14, (val));
  129. #define WRITE_PTR_R14_R15(ptr, pr14) 
  130. *(volatile UINT16 *)(pR14) = *((UINT16 *)(ptr))++;
  131. #endif /* !I82595_REGS_CONTIGUOUS */
  133. /* General Setup Registers */
  135. #define PCIDREV 0x00 /* Identification & Revision */
  136. #define PCIFSTATUS 0x01 /* Interface Status */
  137. #define PCPWRRSTCTL 0x02 /* Power and RESETDRV Control */
  138. #define PCCSTATCHNG 0x04 /* Card Status Change */
  139. #define PCADDWINEN 0x06 /* Address Window Enable */
  140. #define PCCDGCR 0x16 /* Card Detect and General Control Register */
  141. #define PCGLBCTL 0x1E /* Global Control Register */
  143. #define PCINTGCTL 0x03 /* Interrupt & General Control */
  144. #define PCSTATCHNGINT 0x05 /* Card Status Change Interrupt Configuration */
  146. /* Definitions for fields in general setup registers */
  148. /* Interface Status Register */
  150. #define GSR_CD 0x0C /* Card detect - Complement of CD[2:1] pins */
  151. #define GSR_RDY 0x20 /* Card is ready */
  153. /* Power and RESETDRV control register */
  155. #define GSR_CPE 0x10 /* PC card power enable */
  156. #define GSR_PSE 0x20 /* Auto power switch enable */
  157. #define GSR_OE 0x80 /* Output enable */
  159. /* Interrupt & general control register */
  161. #define GSR_DRT 0x40 /* Deactivates reset signal to the PC card */
  163. /* Card Status Change Register */
  165. #define GSR_CDC 0x08 /* Card detect change */
  167. /* Card status change interrupt configuration register */
  169. #define GSR_IRQ4 0x40 /* IRQ4 enable */
  170. #define GSR_IRQ3 0x30 /* IRQ3 enable */
  171. #define GSR_CDE 0x08 /* Card detect enable */
  173. /* Address window enable register */
  175. #define GSR_WD0 0x01 /* Enable window 0 */
  177. /* I/O Registers */
  179. #define PCIOCTL 0x7 /* I/O Control */
  180. #define PCIOA0STARTL 0x08 /* I/O Addr 0 Start Low */
  181. #define PCIOA0STARTH 0x09 /* I/O Addr 0 Start High */
  182. #define PCIOA0STOPL 0x0A /* I/O Addr 0 Stop Low */
  183. #define PCIOA0STOPH 0x0B /* I/O Addr 0 Stop High */
  184. #define PCIOA1STARTL 0x0C /* I/O Addr 1 Start Low */
  185. #define PCIOA1STARTH 0x0D /* I/O Addr 1 Start High */
  186. #define PCIOA1STOPL 0x0E /* I/O Addr 1 Stop Low */
  187. #define PCIOA1STOPH 0x0F /* I/O Addr 1 Stop High */
  189. #define PCSYSA0MSTARTL 0x10 /* System Memory Addr 0 Mapping Start Low */
  190. #define PCSYSA0MSTARTH 0x11 /* System Memory Addr 0 Mapping Start High */
  191. #define PCSYSA0MSTOPL 0x12 /* System Memory Addr 0 Mapping Stop Low */
  192. #define PCSYSA0MSTOPH 0x13 /* System Memory Addr 0 Mapping Stop High */
  193. #define PCCMEMA0OFFL 0x14 /* Card Memory Offset Addr 0 Low */
  194. #define PCCMEMA0OFFH 0x15 /* Card Memory Offset Addr 0 High */
  196. #define PCSYSA1MSTARTL 0x18 /* System Memory Addr 1 Mapping Start Low */
  197. #define PCSYSA1MSTARTH 0x19 /* System Memory Addr 1 Mapping Start High */
  198. #define PCSYSA1MSTOPL 0x1A /* System Memory Addr 1 Mapping Stop Low */
  199. #define PCSYSA1MSTOPH 0x1B /* System Memory Addr 1 Mapping Stop High */
  200. #define PCCMEMA1OFFL 0x1C /* Card Memory Offset Addr 1 Low */
  201. #define PCCMEMA1OFFH 0x1D /* Card Memory Offset Addr 1 High */
  203. #define PCSYSA2MSTARTL 0x20 /* System Memory Addr 2 Mapping Start Low */
  204. #define PCSYSA2MSTARTH 0x21 /* System Memory Addr 2 Mapping Start High */
  205. #define PCSYSA2MSTOPL 0x22 /* System Memory Addr 2 Mapping Stop Low */
  206. #define PCSYSA2MSTOPH 0x23 /* System Memory Addr 2 Mapping Stop High */
  207. #define PCCMEMA2OFFL 0x24 /* Card Memory Offset Addr 2 Low */
  208. #define PCCMEMA2OFFH 0x25 /* Card Memory Offset Addr 2 High */
  210. #define PCSYSA3MSTARTL 0x28 /* System Memory Addr 3 Mapping Start Low */
  211. #define PCSYSA3MSTARTH 0x29 /* System Memory Addr 3 Mapping Start High */
  212. #define PCSYSA3MSTOPL 0x2A /* System Memory Addr 3 Mapping Stop Low */
  213. #define PCSYSA3MSTOPH 0x2B /* System Memory Addr 3 Mapping Stop High */
  214. #define PCCMEMA3OFFL 0x2C /* Card Memory Offset Addr 3 Low */
  215. #define PCCMEMA3OFFH 0x2D /* Card Memory Offset Addr 3 High */
  217. #define PCSYSA4MSTARTL 0x30 /* System Memory Addr 4 Mapping Start Low */
  218. #define PCSYSA4MSTARTH 0x31 /* System Memory Addr 4 Mapping Start High */
  219. #define PCSYSA4MSTOPL 0x32 /* System Memory Addr 4 Mapping Stop Low */
  220. #define PCSYSA4MSTOPH 0x33 /* System Memory Addr 4 Mapping Stop High */
  221. #define PCCMEMA4OFFL 0x34 /* Card Memory Offset Addr 4 Low */
  222. #define PCCMEMA4OFFH 0x35 /* Card Memory Offset Addr 4 High */
  224. /* Unique Registers */
  226. #define PCCONTROL 0x38 /* Control */
  227. #define PCACTTIM 0x39 /* Activity Timer */
  228. #define PCMISC 0x3A /* Miscellaneous */
  229. #define PCGPIOCON 0x3B /* GPIO Configuration */
  230. #define PCPROGCS 0x3D /* Programmable Chip Select */
  231. #define PCPROGCSCON 0x3E /* Programmable Chip Select
  232.  * Configuration Register */
  233. #define PCATA 0x3F /* ATA */
  235. /* Define PCMCIA structures */
  237. typedef enum
  238.     {
  239.     COMMON, /* Common memory */
  240.     ATTRIBUTE /* Attribute memory */
  241.     }
  242.     MEMTYPE;
  244. typedef struct PCMCIASocket
  245. {
  246.     UINT pcs_attrbase;
  247.     UINT pcs_attrrange;
  248.     UINT pcs_iobase;
  249.     UINT pcs_iorange;
  250. } PCMCIASOCKET;
  252. /* PCMCIA Control Structure */
  254. typedef struct pcmcia_ctrl
  255.     {
  256.     char * ioBaseA; /* I/O space base address for Card A */
  257.     char * attrBaseA; /* Attribute space base address Card A*/
  258.     char * memBaseA; /* Memory space base address Card A */
  259.     char * ioBaseB; /* I/O space base address for Card B */
  260.     char * attrBaseB; /* Attribute space base address Card B*/
  261.     char * memBaseB; /* Memory space base address Card B */
  262.     char * ctrlBase; /* Base of Vadem PCMCIA controller */
  263.     char * oliAddr; /* address of board */
  264.     char * oliAttribMem; /* Address of attribute memory */
  265.     int                 intLevelA;      /* Interrupt level for Card A */
  266.     int                 intVectA;       /* Interrupt vector for Card A */
  267.     int                 intLevelB;      /* Interrupt level for Card B */
  268.     int                 intVectB;       /* Interrupt vector for Card B */
  269.     BOOL                cardPresent;    /* TRUE if a card is in the slot */
  270.     UINT socket;         /* Socket holding card, A or B */
  271.     PCMCIASOCKET        theSocket;      /* PCMCIA Socket descriptor */
  272.     } OLI_PCMCIA_CTRL;
  274. /* Trasmit Buffer Descriptor */
  276. typedef struct tx_bd
  277.     {
  278.     UINT16              statusMode;     /* status and control */
  279.     UINT16              dataLength;     /* length of data buffer in bytes */
  280.     char * dataPointer;    /* points to memory data buffer */
  281.     } TX_BD;
  283. /* Receive Buffer Descriptor */
  285. typedef struct rx_bd
  286.     {
  287.     UINT16              statusMode;     /* status and control */
  288.     UINT16              dataLength;     /* length of data buffer in bytes */
  289.     char * dataPointer;    /* points to memory data buffer */
  290.     } RX_BD;
  292. /* Olicom Card Configuration registers */
  294. #define CARDCONFREG0 0x3F8
  295. #define CARDCONFREG1 0x3FA
  297. /* Definitions for fields in Olicom card configuration registers */
  299. /* Register 1 */
  301. #define CREG1_INT_IO 0x02 /* I/O Interrupt */
  303. /* There are four tuples that we need to read from the card */
  305. #define CARD_FUNCID 0x21 /* Should identify the card as
  306.    an Network Adaptor */
  307. #define CARD_FUNCE 0x22 /* Function extension tuple detailing
  308.    the Ethernet hardware address */
  309. #define CARD_CONFIG 0x1A /* Describes card configuration registers */
  310. #define CARD_CFT_ENTRY 0x1B /* There are several different copies of
  311.    this one tuple, which describe the
  312.    different I/O addresses accepted by the
  313.    Intel 82595 Controller */
  315. /*
  316.  * Register layout of the Intel 82595TX chip
  317.  *
  318.  * Those ever imaginative people at Intel have no other
  319.  * names for the registers on their chip than r1, r2
  320.  * etc..
  321.  *
  322.  */
  324. #ifndef I82595_REGS_CONTIGUOUS
  325. /*
  326.  * To try and optimise I/O to the chip, this structure represents
  327.  * the *real* appearance of the chip in the PID7T NISA I/O space;
  328.  * the weird wiring arrangement described in pid.h means that,
  329.  * although the chip has a sequential collection of registers, they
  330.  * appear to be grouped as two-register pairs, aligned on a word
  331.  * boundary
  332.  */
  333. #define I595_R0 0x00
  334. #define I595_R1 0x01
  335. #define I595_R2 0x04
  336. #define I595_R3 0x05
  337. #define I595_R4 0x08
  338. #define I595_R5 0x09
  339. #define I595_R6 0x0C
  340. #define I595_R7 0x0D
  341. #define I595_R8 0x10
  342. #define I595_R9 0x11
  343. #define I595_R10 0x14
  344. #define I595_R11 0x15
  345. #define I595_R12 0x18
  346. #define I595_R13 0x19
  347. #define I595_R14 0x1C
  348. #define I595_R15 0x1D
  349. #else
  350. /* Normal layout */
  351. #define I595_R0 0x00
  352. #define I595_R1 0x01
  353. #define I595_R2 0x02
  354. #define I595_R3 0x03
  355. #define I595_R4 0x04
  356. #define I595_R5 0x05
  357. #define I595_R6 0x06
  358. #define I595_R7 0x07
  359. #define I595_R8 0x08
  360. #define I595_R9 0x09
  361. #define I595_R10 0x0A
  362. #define I595_R11 0x0B
  363. #define I595_R12 0x0C
  364. #define I595_R13 0x0D
  365. #define I595_R14 0x0E
  366. #define I595_R15 0x0F
  367. #endif /* !I82595_REGS_CONTIGUOUS */
  369. /*
  370.  * Register 0 is special, as it's the same in all banks
  371.  * Access Macro to Register 0.
  372.  */
  374. #define SELECTBANK(c, b)(PCMCIA_IO_WRITE((c) + I595_R0, (b) << 6))
  375. #define RUNCMD(c, o) (PCMCIA_IO_WRITE((c) + I595_R0, 
  376.                                                  ((o) & OPCODE_MASK)))
  377. #define ABORTCMD(c) (PCMCIA_IO_WRITE((c) + I595_R0, (1 << 5)))
  379. /* 82595TX Command Set for register 0 */
  381. #define CMD_MC_SETUP 0x03
  382. #define CMD_TRANSMIT 0x04
  383. #define CMD_TDR 0x05
  384. #define CMD_DUMP 0x06
  385. #define CMD_DIAGNOSE 0x07
  386. #define CMD_RCV_ENABLE 0x08
  387. #define CMD_RCV_DISABLE 0x0A
  388. #define CMD_RCV_STOP 0x0B
  389. #define CMD_ABORT 0x0D
  390. #define CMD_RESET 0x0E
  391. #define CMD_XMIT_RAW 0x14
  392. #define CMD_CONT_XMIT_LIST 0x15
  393. #define CMD_SET_TRISTATE 0x16
  394. #define CMD_RESET_TRISTATE 0x17
  395. #define CMD_POWER_DOWN 0x18
  396. #define CMD_RESUME_XMIT_LIST 0x1C
  397. #define CMD_SEL_RESET 0x1E
  399. #define OPCODE_MASK 0x1F
  401. /* 82595TX result codes for register 0 */
  403. #define RESULT_INIT_DONE 0x0E
  405. /* Definitions for fields and bits in the OLI_DEVICE */
  407. /* I/O Bank 0 */
  409. /* Reg 1 Interrupt/Status Register */
  411. #define BNK0_RX_SIT 0x01 /* RX stop interrupt */
  412. #define BNK0_RX_IT 0x02 /* RX interrupt */
  413. #define BNK0_TX_IT 0x04 /* TX interrupt */
  414. #define BNK0_EXE_IT 0x08 /* Execution interrupt */
  415. #define BNK0_EXE_IDL 0x00 /* Execution state idle */
  416. #define BNK0_EXE_BSY 0x20 /* Execution state busy */
  417. #define BNK0_EXE_ART 0x30 /* Execution state aborting */
  418. #define BNK0_RCV_DIS 0x00 /* Receive state disable */
  419. #define BNK0_RCV_RDY 0x40 /* Receive state ready */
  420. #define BNK0_RCV_ACT 0x80 /* Receive state active */
  421. #define BNK0_RCV_STP 0xC0 /* Receive state stopping */
  423. #define BNK0_ITS_MSK 0x0F /* All interrupts mask */
  424. #define BNK0_EXE_MSK 0x30 /* Execution state mask */
  425. #define BNK0_RCV_MSK 0xC0 /* Receive state mask */
  427. #define BNK0_EXE_STE(r) ((r) & BNK0_EXE_MSK)
  428. #define BNK0_RCV_STE(r) ((r) & BNK0_RCV_MSK)
  430. /* Reg 3 Interrupt Mask Register */
  432. #define BNK0_RX_SMK 0x01 /* RX stop interrupt mask */
  433. #define BNK0_RX_MK 0x02 /* RX interrupt mask */
  434. #define BNK0_TX_MK 0x04 /* TX interrupt mask */
  435. #define BNK0_EXE_MK 0x08 /* Execution interrupt mask */
  436. #define BNK0_HAR_SLT 0x10 /* 32Bit IO port/host address select */
  437. #define BNK0_CBR_SLT 0x20 /* Current/Base register select */
  439. /* I/O Bank 1 */
  441. /* Reg 1 Config ISA Register/Tri-state irq lines */
  443. #define BNK1_ISA_HBW 0x02 /* Host bus width (ISA only) */
  444. #define BNK1_ISA_ART 0x40 /* Alternate ready timing (ISA only) */
  445. #define BNK1_TST_EN 0x80 /* Tri-state interrupt lines */
  447. /* I/O Bank 2 */
  449. /* Reg 1 Control the program features of the 82595TX */
  451. #define BNK2_TCP_DIS 0x01 /* Transmit concurrent processing disable */
  452. #define BNK2_PCM_ISA 0x10 /* PCMCIA/ISA Select */
  453. #define BNK2_TCH_END 0x20 /* Transmit chaining int mode */
  454. #define BNK2_TCH_ERR 0x40 /* Transmit chaining error stop */
  455. #define BNK2_BAD_DSC 0x80 /* Discard bad frames */
  457. /* Reg 2 Control the program features of the 82595TX */
  459. #define BNK2_PCS_EN 0x01 /* Promiscous mode enable */
  460. #define BNK2_BRO_DIS 0x02 /* Disable broadcast */
  461. #define BNK2_RX_CRC 0x04 /* RX CRC in memory */
  462. #define BNK2_LEN_DIS 0x08 /* Length disable */
  463. #define BNK2_SAI_EN 0x10 /* enable source address insertion */
  464. #define BNK2_MIA_EN 0x20 /* Multi individual address enable */
  465. #define BNK2_LP_DIS 0x00 /* Loopback disable */
  466. #define BNK2_LP_INT 0x40 /* Internal loopback */
  467. #define BNK2_LP_EXT 0x80 /* External loopback */
  469. /* Reg 3 Control the program features of the 82595TX */
  471. #define BNK2_LI_DIS 0x01 /* Link integrity disable */
  472. #define BNK2_PC_DIS 0x02 /* disable polarity correction */
  473. #define BNK2_TPE_AUI 0x04 /* TPE/AUI */
  474. #define BNK2_JB_DIS 0x08 /* Jabber disable */
  475. #define BNK2_AP_EN 0x10 /* APORT */
  476. #define BNK2_BNC_TPE 0x20 /* BNC/TPE */
  477. #define BNK2_TST_EN 0xC0 /* Production testing mode */
  480. /* RCV status field*/
  482. #define RCV_EOF 0x08 /* Reception of frame completed */
  483. #define RCV_BOF 0x10 /* Begining of frame bit */
  484. #define RCV_RXCPY 0x20 /* RCV copy threshold */
  485. #define RCV_RECLM 0x40 /* RCV-DMA reclaimes location */
  486. #define RCV_UNDRN 0x80 /* RCV data underrun */
  488. #define RCV_COL_DCT 0x0001 /* Collision detected */
  489. #define RCV_IA_MCH 0x0002 /* Individual address match */
  490. #define RCV_SRT_FRM 0x0080 /* Received frame shorter than 64Bytes */
  491. #define RCV_OVR_RUN 0x0100 /* OVERRUN */
  492. #define RCV_ALG_ERR 0x0400 /* Alignment error */
  493. #define RCV_CRC_ERR 0x0800 /* CRC error */
  494. #define RCV_LEN_ERR 0x1000 /* Length error */
  495. #define RCV_OK 0x2000 /* Frame received OK */
  496. #define RCV_TYP_LEN 0x8000 /* Type field */
  498. /* XMT status field*/
  500. #define XMT_COL_MAX 0x0020 /* Failed due to max collisions */
  501. #define XMT_HRT_BET 0x0040 /* Collision detect test passed after prev Tx */
  502. #define XMT_LN_DEF 0x0080 /* Tx deferred due to link activity */
  503. #define XMT_UND_RUN 0x0100 /* Underrun */
  504. #define XMT_LST_CRS 0x0400 /* Carrier sense lost */
  505. #define XMT_LT_COL 0x0800 /* Later collision */
  506. #define XMT_OK 0x2000 /* Transmit OK */
  507. #define XMT_COLL 0x8000 /* Collision on the last transmit */
  509. #define XMT_COL_MSK 0x000F /* number collisions mask */
  510. #define XMT_CHAIN 0x8000 /* Flag indicates a XMT chaining (16Bit) */
  511. #define XMT_CHAIN_OCT 0x80 /* Flag indicates a XMT chaining (8Bit) */
  513. #define TOTAL_RAM_SIZE (64 * 1024)
  514. #define RAM_TX_BASE (0)
  515. #define RAM_TX_SIZE (32 * 1024)
  516. #define RAM_TX_LIMIT (RAM_TX_BASE + (RAM_TX_SIZE - 1))
  518. #define RAM_RX_SIZE (TOTAL_RAM_SIZE - RAM_TX_SIZE)
  519. #define RAM_RX_BASE (RAM_TX_SIZE)
  520. #define RAM_RX_LIMIT (RAM_RX_BASE + (RAM_RX_SIZE - 1))
  523. /*
  524.  * Macro for converting from packet byte count to length in Tx ring
  525.  * buffer which needs to include 8 bytes of header and half-word
  526.  * alignment
  527.  */
  529. #define COUNT_TO_LEN(x) ((x) + ((((x) & 0x01) == 0) ? 8 : 9))
  531. /* Define Ethernet Network Driver parameters */
  533. #define MAX_UNITS       1       /* max Olicom units */
  534. #define DRV_NAME        "oli"
  535. #define DRV_NAME_LEN    4 /* including null terminator */
  536. #define EADDR_LEN       6
  537. #define OLI_BUFSIZ      (ETHERMTU + SIZEOF_ETHERHEADER + EADDR_LEN)
  538. #define OLI_SPEED       10000000
  540. #define TX_BD_MIN       2       /* minimum number of Tx buffer descriptors */
  541. #define TX_BD_MAX       0x14    /* maximum number of Tx buffer descriptors */
  542. #define RX_BD_MIN       2       /* minimum number of Rx buffer descriptors */
  543. #define TX_BD_DEFAULT   0x10    /* default number of Tx buffer descriptors */
  544. #define RX_BD_DEFAULT   0x10    /* default number of Rx buffer descriptors */
  545. #define OLI_MIN_FBUF    9       /* min. size of the first buffer in a frame */
  546. #define OLI_MAX_XMT     0x600   /* max. size of the XMT block mem. structure */
  547. #define NUM_LOAN        0x10    /* number of Rx loaner buffers in pool */
  549. /* Define control structures */
  551. /* typedefs */
  553. typedef struct free_buf
  554.     {
  555.     void *      pClBuf;                 /* pointer cluster buffer */
  556.     } FREE_BUF;
  558. /* The definition of the driver control structure */
  560. typedef struct end_device
  561.     {
  562.     END_OBJ     endObj;                 /* The class we inherit from. */
  563.     int         unit;                   /* unit number */
  564.     long        flags;                  /* Our local flags. */
  566.     OLI_PCMCIA_CTRL pcmcia;             /* PCMCIA control structure */
  567.     int         ivec;                   /* interrupt vector */
  568.     int         ilevel;                 /* interrupt level */
  570.     int         txBdNum;                /* number of transmit BD */
  571.     TX_BD *     txBdBase;               /* transmit BD base address */
  572.     int         txBdNext;               /* next transmit BD to fill */
  573.     int         txBdIndexC;             /* current transmit BD index */
  575.     int         rxBdNum;                /* number of receive BD */
  576.     RX_BD *     rxBdBase;               /* receive BD base address */
  577.     int         rxBdNext;               /* next receive BD to read */
  579.     char *      pShMem;                 /* real ptr to shared memory */
  580.     ULONG       shMemSize;              /* shared memory size */
  582.     UINT8       enetAddr[EADDR_LEN];    /* ethernet address */
  583.     int         offset;
  585.     CACHE_FUNCS cacheFuncs;             /* cache function pointers */
  586.     FREE_BUF    freeBuf[128];           /* Array of free routines. */
  587.     CL_POOL_ID  clPoolId;
  588.     } END_DEVICE;
  590. #define FLTR_FRM_SIZE 0x180 /* filter frm size 64 Multicast address */
  592. /* Definitions for the flags field */
  594. #define OLI_RCV_HANDLING 0x0001
  595. #define OLI_POLLING 0x0002 /* Poll mode */
  596. #define OLI_TX_CLEANING 0x0004
  597. #define OLI_TX_STOP 0x0008
  599. #define OLI_MEMOWN 0x8000 /* memory allocated by driver */
  601. /* state of transmit BD */
  603. #define TX_BD_READY 0x80
  605. /* state of receive BD */
  607. #define RX_BD_EMPTY 0x01
  609. /* definitions of several mask */
  611. #define OCT_MSK 0xFF /* 8-bit mask */
  612. #define ODD_MSK 0x01 /* Odd mask */
  615. #ifdef __cplusplus
  616. }
  617. #endif
  620. #endif /* __INCiOlicomEndh */