开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
ncr810.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：35k
源码类别：

VxWorks

开发平台：

C/C++

ncr810.h：源码内容
  1. /* ncr810.h - NCR 810 Script SCSI Controller header file */
  3. /* Copyright 1984-1999 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01g,03dec98,ihw  Added identMsg{Buf,Length} in NCR810_SCSI_CTRL, to
  9.                  support concatenated IDENTIFY/{SYNC,WIDE} messages. (SRP 24089)
  10. 01f,25jun98,ldt  Added definitions for Quadrupler, STEST4, scratch 
  11.                  registers c-j, 895 device id, 50,70,160 MHz speeds
  12.               added siopRamBaseAdrs, updated ncr810CtrlCreate (SPR 24089)
  13. 01e,23apr98,tm,  Added SSTAT2, CTEST5_DFS definitions for SPR 8384 fix
  14. 01d,08may97,dat  temp fix for SPR 8540
  15. 01c,10mar97,dds  SPR 7766: added changes for ncr875 SCSI adapter.
  16. 01b,21nov96,myz  modified PCI_TO_MEM_OFFSET for i960jx 
  17. 01a,26may95,jds  Created ; adapted from ncr710.h
  18. */
  20. #ifndef __INCncr810h
  21. #define __INCncr810h
  23. #ifdef __cplusplus
  24. extern "C" {
  25. #endif
  27. #ifndef _ASMLANGUAGE
  29. #include "semLib.h"
  30. #include "scsiLib.h"
  32. /* PRIVATE */
  34. typedef struct ncr810Thread       /* NCR810_THREAD */
  35.     {
  36.     SCSI_THREAD           scsiThread; /* generic SCSI thread structure */
  37.     struct ncr810Shared * pShMem; /* ptr to SIOP shared data area */
  38.     
  39.     /*
  40.      * The following is a partial context of the SIOP registers which is
  41.      * maintained independently for each thread.  It is saved and
  42.      * restored by the host when scripts are started and completed.
  43.      *
  44.      * See "ncr810Script.h" for aliases for the scratch registers ...
  45.      */
  47.     UINT8 scratcha0; /* image of scratch 0 register */
  48.     UINT8 scratcha1; /* image of scratch 1 register */
  49.     UINT8 scratcha2; /* image of scratch 2 register */
  50.     UINT8 scratcha3; /* image of scratch 3 register */
  51.     UINT8 sxfer; /* image of sxfer register */
  52.     UINT8 scntl3; /* image of scntl3 for sync xfers */
  53.     } NCR810_THREAD;
  56. typedef struct ncr810Event        /* NCR810_EVENT */
  57.     {
  58.     SCSI_EVENT scsiEvent;      /* generic SCSI event */
  59.     UINT       remCount;   /* remaining byte count (mismatch) */
  60.     } NCR810_EVENT;
  62. /* Script entry point identifiers (see "ncr810StartScript()" if changed) */
  64. typedef enum ncr810ScriptEntry
  65.     {
  66.     NCR810_SCRIPT_WAIT           = 0, /* wait for re-select or host cmd */
  67.     NCR810_SCRIPT_INIT_START     = 1, /* start an initiator thread      */
  68.     NCR810_SCRIPT_INIT_CONTINUE  = 2, /* continue an initiator thread   */
  69.     NCR810_SCRIPT_TGT_DISCONNECT = 3 /* disconnect a target thread     */
  70.     } NCR810_SCRIPT_ENTRY;
  73. /* SIOP state enumeration */
  75. typedef enum ncr810State
  76.     {
  77.     NCR810_STATE_IDLE = 0, /* not running any script            */
  78.     NCR810_STATE_PASSIVE, /* waiting for reselect or host cmd  */
  79.     NCR810_STATE_ACTIVE /* running a client script           */
  80.     } NCR810_STATE;
  83. /*
  84.  * Structure used in the ncr810SetHwRegister() and ncr810GetHwRegister().
  85.  * This is used to try to handle the possible different hardware
  86.  * implementations of the chip.  This structure must contain the logical
  87.  * value one wishes e.g 0 sets register bit to zero  and 1 sets to one.
  88.  */
  90. typedef struct
  91.     {
  92.     int stest1Bit7; /* Disable external SCSI clock  */
  93.     int stest2Bit7; /* SCSI control enable */
  94.     int stest2Bit5; /* Enable differential SCSI bus */
  95.     int stest2Bit2; /* Always WIDE SCSI */
  96.     int stest2Bit1; /* Extend SREQ/SACK filtering  */
  97.     int stest3Bit7; /* TolerANT enable  */
  98.     int dmodeBit7;              /* Burst Length transfer bit 1  */
  99.     int dmodeBit6;              /* Burst Length transfer bit 0  */
  100.     int dmodeBit5; /* Source I/O memory enable  */
  101.     int dmodeBit4; /* Destination I/O memory enable*/
  102.     int scntl1Bit7; /* Slow cable mode              */
  103.     } NCR810_HW_REGS;
  106. /*
  107.  * SCSI controller structure
  108.  *
  109.  * NOTE: the entire structure must be located in cache-coherent memory 
  110.  * safe for DMA transfers. This is because some fields are shared with the 
  111.  * SCSI controller e.g. Msg In/Out buffers, Data In/Out buffers and the Cmd 
  112.  * buffer.
  113.  *
  114.  * NOTE: some fields in this structure control hardware features which are
  115.  * not supported by the current software.
  116.  */
  118. typedef struct                  /* NCR_810_SCSI_CTRL - NCR810 */
  119.                                 /* SCSI controller info       */
  120.     {
  121.     SCSI_CTRL scsiCtrl;         /* generic SCSI controller info */
  122.     SEM_ID    singleStepSem; /* use to debug script in single step mode */
  123.     
  124. /* Hardware implementation dependencies */
  125.     BOOL  slowCableMode; /* TRUE to select slow cable mode */
  126.     int   chipType; /* Device type NCR7X0_TYPE */
  127. /* Only 810 Supported today */
  128.     int   devType; /* type of device (see define's below) */
  129.     BOOL  resetReportDsbl; /* TRUE to disable SCSI bus reset reporting */
  130.     BOOL  parityTestMode; /* TRUE enable parity test mode */
  131.     BOOL  parityCheckEnbl; /* TRUE to enable parity checking */
  132.     UINT  clkPeriod;      /* period of controller clock (nsec x 100) */
  133.     UINT8 clkDiv; /* async and sync clock divider in  scntl3 */
  134.     NCR810_HW_REGS hwRegs; /* values used for hardware dependent regs */
  136.     NCR810_STATE  state; /* current state of controller */
  137.                     /* shared data areas for */
  138.                     /* identification & client threads */
  139.     struct ncr810Shared *pIdentShMem;
  140.     struct ncr810Shared *pClientShMem;
  142.     NCR810_THREAD *pHwThread;   /* thread corresp. to current script run */
  143.     NCR810_THREAD *pNewThread;  /* thread to be activated by ISR (if any) */
  144.     BOOL          cmdPending;   /* TRUE => task wants to start new command */
  145.     BOOL          singleStep;   /* TRUE => SIOP is in single-step mode */
  147.     UINT8         identMsg[SCSI_MAX_IDENT_MSG_LENGTH + 5]; /* 5 for wide/sync */
  148.     UINT          identMsgLength;
  150.     volatile UINT8    *pScntl0;      /* SCTNL0 SCSI control register 0 */
  151.     volatile UINT8    *pScntl1;      /* SCTNL1 SCSI control register 1 */
  152.     volatile UINT8    *pScntl2;      /* SCTNL2 SCSI control register 2 */
  153.     volatile UINT8    *pScntl3;      /* SCTNL3 SCSI control register 3 */
  154.     volatile UINT8    *pScid;        /* SCID SCSI chip ID register */
  155.     volatile UINT8    *pSxfer;       /* SODL SCSI transfer register */
  156.     volatile UINT8    *pSdid;        /* SDID SCSI destination ID register */
  157.     volatile UINT8    *pGpreg;       /* GPREG General Purpose register */
  158.     volatile UINT8    *pSfbr;        /* SFBR SCSI first byte received reg */
  159.     volatile UINT8    *pSocl;        /* SOCL SCSI output control latch reg */
  160.     volatile UINT8    *pSsid;        /* SSID SCSI selector ID */
  161.     volatile UINT8    *pSbcl;        /* SBCL SCSI bus control lines reg */
  162.     volatile UINT8    *pDstat;       /* DSTAT DMA status register */
  163.     volatile UINT8    *pSstat0;      /* SSTAT0 SCSI status register 0 */
  164.     volatile UINT8    *pSstat1;      /* SSTAT1 SCSI status register 1 */
  165.     volatile UINT8    *pSstat2;      /* SSTAT2 SCSI status register 2 */
  166.     volatile UINT     *pDsa;         /* DSA data structure address */
  167.     volatile UINT8    *pIstat;       /* ISTAT interrupt status register */
  168.     volatile UINT8    *pCtest0;      /* CTEST0 chip test register 0 */
  169.     volatile UINT8    *pCtest1;      /* CTEST1 chip test register 1 */
  170.     volatile UINT8    *pCtest2;      /* CTEST2 chip test register 2 */
  171.     volatile UINT8    *pCtest3;      /* CTEST3 chip test register 3 */
  172.     volatile UINT     *pTemp;        /* TEMP temporary holding register */
  173.     volatile UINT8    *pDfifo;       /* DFIFO DMA FIFO control register */
  174.     volatile UINT8    *pCtest4;      /* CTEST4 chip test register 4 */
  175.     volatile UINT8    *pCtest5;      /* CTEST5 chip test register 5 */
  176.     volatile UINT8    *pCtest6;      /* CTEST6 chip test register 6 */
  177.     volatile UINT     *pDbc;      /* DCMD SIOP command reg (24Bits Reg) */
  178.     volatile UINT8    *pDcmd;      /* DBC SIOP command register 8bits  */
  179.     volatile UINT     *pDnad;        /* DNAD DMA buffer ptr (next address) */
  180.     volatile UINT     *pDsp;         /* DSP SIOP scripts pointer register */
  181.     volatile UINT     *pDsps;        /* DSPS SIOP scripts ptr save reg */
  182.     volatile UINT8    *pScratcha0;   /* SCRATCHA0 general purpose scratch reg */
  183.     volatile UINT8    *pScratcha1;   /* SCRATCHA1 general purpose scratch reg */
  184.     volatile UINT8    *pScratcha2;   /* SCRATCHA2 general purpose scratch reg */
  185.     volatile UINT8    *pScratcha3;   /* SCRATCHA3 general purpose scratch reg */
  186.     volatile UINT8    *pDmode;       /* DMODE DMA operation mode register */
  187.     volatile UINT8    *pDien;        /* DIEN DMA interrupt enable */
  188.     volatile UINT8    *pDwt;         /* DWT DMA watchdog timer register */
  189.     volatile UINT8    *pDcntl;       /* DCTNL DMA control register */
  190.     volatile UINT     *pAdder;      /* ADDER Adder output Register */
  191.     volatile UINT8    *pSien0;       /* SIEN0 SCSI interrupt enable Zero reg */
  192.     volatile UINT8    *pSien1;       /* SIEN1 SCSI interrupt enable One reg */
  193.     volatile UINT8    *pSist0;       /* SIST0 SCSI interrupt status Zero reg */
  194.     volatile UINT8    *pSist1;       /* SIST1 SCSI interrupt status One reg */
  195.     volatile UINT8    *pSlpar;       /* SLPAR SCSI longitudinal Parity reg */
  196.     volatile UINT8    *pSwide;       /* NCR825 specific: SCSI Wide Residue */
  197.     volatile UINT8    *pMacntl;      /* MACNTL Memory Access Control reg */
  198.     volatile UINT8    *pGpcntl;      /* GPCNTL General Purpose Pin Control */
  199.     volatile UINT8    *pStime0;      /* STIME0 SCSI Timer Zero reg */
  200.     volatile UINT8    *pStime1;      /* STIME1 SCSI Timer One reg */
  201.     volatile UINT8    *pRespid;      /* RESPID Response ID reg */
  202.     volatile UINT8    *pStest0;      /* STEST0 SCSI Test Zero reg */
  203.     volatile UINT8    *pStest1;      /* STEST1 SCSI Test One reg */
  204.     volatile UINT8    *pStest2;      /* STEST2 SCSI Test Two reg */
  205.     volatile UINT8    *pStest3;      /* STEST3 SCSI Test Three reg */
  207.     volatile UINT8    *pStest4;      /* STEST4 SCSI Test Four reg */
  209.     volatile UINT16   *pSidl;        /* SIDL SCSI input data latch reg */
  210.     volatile UINT16   *pSodl;        /* SCSI output data latch reg */
  211.     volatile UINT16   *pSbdl;        /* SBDL SCSI bus data lines register */
  212.     volatile UINT     *pScratchb;    /* SCRATCHB Scratch Register B */
  214.     volatile UINT8    *siopRamBaseAdrs; /* ram base address of SIOP */
  216.     } NCR_810_SCSI_CTRL;
  218. /* END PRIVATE */
  220. /* Data stream swapping macros THESE ARE NOW OBSOLETE */
  222. #if (_BYTE_ORDER == _BIG_ENDIAN)
  223. #   define BYTE_SWAP_32_BIT(x)     LONGSWAP(x)
  224. #   define BYTE_SWAP_16_BIT(x)     ((LSB(x) << 8) | MSB(x))
  225. #else
  226. #   define BYTE_SWAP_32_BIT(x)    (x)
  227. #   define BYTE_SWAP_16_BIT(x)    (x)
  228. #endif 
  230. /* Bit Registers definitions for ncr810 */
  232. /* SCNTL0 */
  234. #define    SCNTL0_ARB1    0x80 /*     Arbitration bit1 and bit0, where  */
  235. #define    SCNTL0_ARB0    0x40 /*     00 - simple arb; 11 - full arb.   */
  236. #define    SCNTL0_START   0x20 /* Start sequence */
  237. #define    SCNTL0_WATN    0x10 /* Select w/wo atn */
  238. #define    SCNTL0_EPC     0x08       /* Parity checking */
  239. #define    SCNTL0_AAP     0x02 /* Assert ATN on parity error */
  240. #define    SCNTL0_TRG     0x01 /* Target/initiator mode */
  242. /* SCNTL1 */
  244. #define    SCNTL1_EXC     0x80 /* Extra Data Set up */
  245. #define    SCNTL1_ADB     0x40 /* Assert Data (SODL) onto scsi */
  246. #define    SCNTL1_DHP     0x20 /* Disable Halt on Parity Error or ATN (targ) */
  247. #define    SCNTL1_CON     0x10 /* connected bit status */
  248. #define    SCNTL1_RST     0x08 /* Assert Rst on scsi */
  249. #define    SCNTL1_AESP    0x04 /* Assert even parity -force error */
  250. #define    SCNTL1_IARB    0x02 /* Immediate arbitration */
  251. #define    SCNTL1_SST     0x01 /* Start SCSI Transfer */
  253. /* SCNTL2 */
  255. #define    SCNTL2_SDU     0x80  /* SCSI Disconnect Unexpected */
  256. #define    SCNTL2_WSR     0x01  /* Wide SCSI Receive */
  257.  
  258. /* SCNTL3 */
  260. #define    SCNTL3_ULTRA   0x80  /* Ultra Enable */
  261. #define    SCNTL3_SCF2    0x40  /* Syncronous Clock Conversion Factor bits */
  262. #define    SCNTL3_SCF1    0x20
  263. #define    SCNTL3_SCF0    0x10
  264. #define    SCNTL3_EWS     0x08 /* Enable WIDE SCSI */
  265. #define    SCNTL3_CCF2    0x04 /* Clock Conversion Factor bits */
  266. #define    SCNTL3_CCF1    0x02
  267. #define    SCNTL3_CCF0    0x01
  268. #define    SCNTL3_SCF_MASK 0x70 /* Sync Clock Conv Factor bit mask */
  269. #define    SCNTL3_CCF_MASK 0x07 /* Clock Conv Factor bit mask */
  271. /* SCID */
  273. #define    SCID_RRE     0x40 /* Enable Response to Reselection */
  274. #define    SCID_SRE     0x20       /* Enable Response to Selection   */
  275. #define    SCID_ENC2    0x04       /* Encoded SCSI ID bit 2 */
  276. #define    SCID_ENC1    0x02       /* Encoded SCSI ID bit 1 */
  277. #define    SCID_ENC0    0x01       /* Encoded SCSI ID bit 0 */
  278. #define    SCID_ENC_MASK 0x07    /* The Encoded SCSI ID mask */
  280. /* SXFER */
  282. #define    SXFER_TP2     0x80 /* Synchronous transfer period 2 */
  283. #define    SXFER_TP1     0x40 /* Synchronous transfer period 1 */
  284. #define    SXFER_TP0     0x20 /* Synchronous transfer period 0 */
  285. #define    SXFER_MO3     0x08 /* Maximun scsi Synchronous transfer offset */
  286. #define    SXFER_MO2     0x04 /* Maximun scsi Synchronous transfer offset */
  287. #define    SXFER_MO1     0x02 /* Maximun scsi Synchronous transfer offset */
  288. #define    SXFER_MO0     0x01 /* Maximun scsi Synchronous transfer offset */
  289. #define    SXFER_OFFSET  0x0f
  291. /* SDID */
  293. #define    SDID_ENC2     0x04   /* Destination SCSI ID bit 2 */
  294. #define    SDID_ENC1     0x02   /* Destination SCSI ID bit 1 */
  295. #define    SDID_ENC0     0x01   /* Destination SCSI ID bit 0 */
  296. #define    SDID_ENC_MASK 0x07    /* The Encoded SCSI ID mask */
  298. /* GPREG */
  300. /* ??? */
  302. /* SFBR */
  304. /* No need to specify bits */
  306. /*  SOCL (RW) and SBCL (RO not latched) */
  308. #define    B_REQ     0x80 /* Assert scsi req */
  309. #define    B_ACK     0x40 /* Assert scsi ack */
  310. #define    B_BSY     0x20 /* Assert scsi busy */
  312. /*#define    B_SEL     0x10*/ /* Assert scsi sel */
  314. #define    B_ATN     0x08 /* Assert scsi atn */
  315. #define    B_MSG     0x04 /* Assert scsi msg */
  316. #define    B_CD      0x02 /* Assert scsi c/d */
  317. #define    B_IO      0x01 /* Assert scsi i/o */
  319. /* SSID */
  321. #define    SSID_VAL  0x80 /* SCSI Valid Bit. ENID is valid only if this
  322.    bit is set. */
  324. #define    SSID_ENC_MASK_7 0x07  /* Binary encoded SCSI ID mask 0-7 */
  325. #define    SSID_ENC_MASK_F 0x0F  /* Binary encoded SCSI ID mask 0-15 */
  327. #if (SCSI_MAX_BUS_ID == SCSI_MAX_BUS_ID_7)
  328.    #define    SSID_ENC_MASK   SSID_ENC_MASK_7 /* SCSI ID mask 0-7 */
  329. #else
  330.    #define    SSID_ENC_MASK   SSID_ENC_MASK_F /* SCSI ID mask 0-15 */
  331. #endif
  333. /* DSTAT (RO) and DIEN (RW enable intr) */
  335. #define    B_DFE     0x80 /* Dma fifo empty */
  336. #define    B_MDPE    0x40       /* Master Data Parity Error */
  337. #define    B_BF      0x20 /* Bus Fault */
  338. #define    B_ABT     0x10 /* Abort condition */
  339. #define    B_SSI     0x08 /* Scsi Step Interrupt */
  340. #define    B_SIR     0x04 /* Script Interrupt received */
  341. #define    B_IID     0x01 /* Illegal Instruction Detected */
  343. /* SSTAT0 */
  345. #define    SSTAT0_ILF 0x80      /* SIDL Input Latch Full */
  346. #define    SSTAT0_ORF 0x40      /* SODR Output Register Full */
  347. #define    SSTAT0_OLF 0x20      /* SODL Output Latch Full */
  348. #define    SSTAT0_AIP 0x10      /* Arbitration In Progress */ 
  349. #define    SSTAT0_LOA 0x01      /* LOst Arbitration */
  350. #define    SSTAT0_WOA 0x02 /* WOn Arbitration */
  351. #define    SSTAT0_RST 0x04     /* SCSI ReSeT signal in the ISTAT register */
  352. #define    SSTAT0_SDP 0x08  /* SCSI SDP/ parity signal */
  354. /* SSTAT1 RO register */
  356. #define    SSTAT1_FF3     0x80 /* Fifo flag 3 :number of bytes in fifo */
  357. #define    SSTAT1_FF2     0x40 /* Fifo flag 2 :number of bytes in fifo */
  358. #define    SSTAT1_FF1     0x20 /* Fifo flag 1 :number of bytes in fifo */
  359. #define    SSTAT1_FF0     0x10 /* Fifo flag 0 :number of bytes in fifo */
  360. /* 0000=0 ..... 1000=8 */
  361. #define    SSTAT1_SPDL    0x08 /* Latched parity line */
  362. #define    SSTAT1_MSGL    0x04 /* Latched state of MSG line */
  363. #define    SSTAT1_CDL     0x02 /* Latched state of C/D line */
  364. #define    SSTAT1_IOL     0x01 /* Latched sate of IO line */
  365. #define    FIFO_MASK      0xf0
  367. /* SSTAT2 */
  369. #define    SSTAT2_ILF  0x80     /* SIDL MSB full */
  370. #define    SSTAT2_ORF  0x40     /* SODR MSB full */
  371. #define    SSTAT2_OLF  0x20     /* SODL MSB full */
  372. #define    SSTAT2_FF4  0x10     /* FIFO flags bit 4 */
  373. #define    SSTAT2_SPL  0x08     /* Latched SCSI Parity */
  374. #define    SSTAT2_DSP  0x04     /* differential sense pin */
  375. #define    SSTAT2_LDSC 0x02  /* Last Disconnect; used in conjunction with
  376.    CON bit in SCNTL1 */
  377. #define    SSTAT2_SDP  0x01  /* SCSI SDP/ parity signal */
  380. /* ISTAT RW register */
  382. #define    ISTAT_ABRT    0x80 /* Abort operation */
  383. #define    ISTAT_SOFTRST 0x40 /* Soft chip reset */
  384. #define    ISTAT_SIGP    0x20 /* signal process */
  385. #define    ISTAT_SEM     0x10   /* Semaphore */
  386. #define    ISTAT_CON     0x08 /* stat connected (reset doesn't disconnect) */
  387. #define    ISTAT_INTF    0x04   /* set by INTFLY script instruction. Signals 
  388.    ISRs while scripts are still running     */
  389. #define    ISTAT_SIP     0x02 /* SCSI Interrupt Pending */
  390. #define    ISTAT_DIP     0x01 /* Dma Interrupt Pending */
  392. /* CTEST1 */
  394. /* 
  395.  * FMT? bits define the bottom bytes in the FIFO that are empty. ? specifies
  396.  * the byte lane number. If byte lane3 is empty then FMT3 bit is set. All
  397.  * 1's indicate an empty FIFO.
  398.  */
  400. #define    CTEST1_FMT3   0x80 /* Byte lane 3 empty? */
  401. #define    CTEST1_FMT2   0x40 /* Byte lane 2 empty? */
  402. #define    CTEST1_FMT1   0x20 /* Byte lane 1 empty? */
  403. #define    CTEST1_FMT0   0x10 /* Byte lane 0 empty? */
  405. /*
  406.  * FFL? bits define the top bytes in the FIFO that are full. ? specifies the
  407.  * byte lane number. If byte lane3 is full then FFL3 is set. All 1's indicate
  408.  * a full FIFO.
  409.  */
  411. #define    CTEST1_FFL3   0x08 /* Byte lane 3 full? */
  412. #define    CTEST1_FFL2   0x04 /* Byte lane 2 full? */
  413. #define    CTEST1_FFL1   0x02 /* Byte lane 1 full? */
  414. #define    CTEST1_FFL0   0x01 /* Byte lane 0 full? */
  416. /* CTEST2 */
  418. #define    CTEST2_DDIR   0x80  /* Data Direction. 1 => From SCSI to board */
  419. #define    CTEST2_SIGP   0x40 /* Signal Process. Same as in ISTAT. When this
  420.    register is read SIGP is cleared in ISTAT */
  421. #define    CTEST2_CIO  0x20   /* Configured as I/O XXX ??? */
  422. #define    CTEST2_CM     0x10 /* Configured as Memory XXX ??? */
  423. #define    CTEST2_TEOP   0x04   /* SCSI true end of process */
  424. #define    CTEST2_DREQ   0x02  /* 1 => DREQ is active */
  425. #define    CTEST_DACK    0x01  /* 1 => DACK is inactive */
  427. /* CTEST3 */
  429. #define    CTEST3_V3      0x80 /* Chip Revision Bit 3 */
  430. #define    CTEST3_V2      0x40 /* Chip Revision Bit 2 */
  431. #define    CTEST3_V1      0x20 /* Chip Revision Bit 1 */
  432. #define    CTEST3_V0      0x10 /* Chip Revision Bit 0 */
  433. #define    CTEST3_FLF     0x08 /* Flush DMA FIFO */
  434. #define    CTEST3_CLF     0x04 /* Clear DMA FIFO */
  435. #define    CTEST3_FM      0x02 /* Fetch Pin mode */
  436. #define    CTEST3_WRIE    0x01  /* Write and Invalidate Enable */
  438. /* DFIFO */
  440. #define    DFIFO_BO_MASK  0x7f  /* 7 bits of SCSI Byte Offset counter between 
  441.    SCSI core and DMA core */
  443. /* CTEST4 */
  445. #define    CTEST4_BDIS    0x80 /* Burst transfer DISable */
  446. #define    CTEST4_ZMOD    0x40 /* Host bus high impedance mode  */
  447. #define    CTEST4_SZD     0x20 /* Scsi data high impedance mode */
  448. #define    CTEST4_SRTM    0x10 /* Shadow Register Test Mode */
  449. #define    CTEST4_MPEE    0x08 /* Master Parity Error Enable */
  450. #define    CTEST4_FBL2    0x04 /* Enable bytes lane */
  451. #define    CTEST4_FLB1    0x02 /* Bit one mux byte lane */
  452. #define    CTEST4_FLB0    0x01 /* Bit zero mux byte lane */
  454. /* CTEST5 */
  456. #define    CTEST5_ADCK    0x80 /* Increment DNAD register */
  457. #define    CTEST5_BBCK    0x40 /* Decrement DBC register */
  458. #define    CTEST5_DFS     0x20  /* DMA FIFO Size: 0=88, 1=536 bytes */
  459. #define    CTEST5_MASR    0x10 /* set/reset values for bit 3 */
  460. #define    CTEST5_DDIR    0x08 /* control internel DMAWR (scsi to host) */
  461. #define    CTEST5_EOP     0x04 /* control internal EOP (DMA/SCSI) */
  462. #define    CTEST5_DREQ    0x02 /* control internal DREQ */
  463. #define    CTEST5_DACK    0x01 /* control internal DACK (DMA/SCSI) */
  465. /* CTEST6 */
  467. #define    CTEST6_DF_MASK 0xff  /* Dma Fifo bits - mask */
  469. /* DMODE RW register */
  471. #define    DMODE_BL1     0x80 /* Burst Length transfer bits; determine the */
  472. #define    DMODE_BL0     0x40 /* number of transfers per bus ownership */
  473. /* 00=2,01=4,10=8,11=16 */
  474. #define    DMODE_SIOM    0x20 /* Source I/O Memory Enable; 1 => I/O space */
  475. #define    DMODE_DIOM    0x10  /* Destination I/O Memory Enable; "  "  "   */
  476. #define    DMODE_ERL     0x08 /* Enable Read Line; */
  477. #define    DMODE_ERMP    0x04 /* Enable Read Multiple */
  478. #define    DMODE_BOF     0x02 /* Burst Opcode Fetch enable; instrs fetched 
  479.    in burst mode */
  480. #define    DMODE_MAN     0x01 /* Manual start mode ,when set disable */
  481. /* autostart script when writting in DSP */
  483. /* DCNTL - DMA Control bits */
  485. #define    DCNTL_CLSE    0x80 /* Cache Line Size Enable */
  486. #define    DCNTL_PFF     0x40   /* Pre-Fetch Flush */
  487. #define    DCNTL_PFEN    0x20   /* Pre-Fetch ENable */ 
  488. #define    DCNTL_SSM     0x10   /* Single-Step Mode */
  489. #define    DCNTL_IRQM    0x08 /* IRQ Mode */
  490. #define    DCNTL_STD     0x04   /* STart Dma operation; instr. is in DSP */
  491. #define    DCNTL_IRQD    0x02 /* IRQ Disable; 1 => IRQ/ wont be asserted */
  492. #define    DCNTL_COM     0x01  /* Compatability XXX ??? 1 => ncr700 mode ?? */
  494. /* SIEN0 (enable intr)and SIST0 (RO Status) */
  496. /* Enable interrupt */
  498. #define    B_MA      0x80 /* Phase Mismatch; initiator interrupt occurs */
  499. #define    B_CMP     0x40 /* Funtion CoMPlete; interrupt when full 
  500.    arbitration and selection is complete */
  501. #define    B_SEL     0x20 /* Selected; intr when selected as target */
  502. #define    B_RSL     0x10 /* Reselected; intr when reselected */
  503. #define    B_SGE     0x08 /* SCSI Gross Error; intr enable */
  504. #define    B_UDC     0x04 /* Enable Unexpected Disconnect intr */
  505. #define    B_RST     0x02 /* Enable Reset intr */
  506. #define    B_PAR     0x01 /* Enable parity intr */
  508. /* SIEN1 (enable intr) and SIST1 (RO status) */
  510. #define    B_STO     0x04 /* Selection/Reselection Timeout; intr enable */
  511. #define    B_GEN     0x02 /* GENeral purpose timer expired; intr enable */
  512. #define    B_HTH     0x01 /* Handshake to Handshake timer expired; intr */
  514. /* MACNTL - Memory Access Control (RW) */
  516. #define    MACNTL_TYP_MASK 0xf0 /* Identify the chip TYPe */
  517. #define    MACNTL_DWR      0x08 /* Data WRite is local memeory access */
  518. #define    MACNTL_DRD      0x04 /* Data ReaD is local memory access */
  519. #define    MACNTL_PSCPT    0x02 /* Pointer to SCRIPTs is local mem access */
  520. #define    MACNTL_SCPTS    0x01 /* SCRIPTS fetch is local mem access */
  522. /* GPCNTL - General Purpose Pin Control (RW) */
  524. /* This reg is used to determine if GPREG pins are inputs or outputs */
  526. #define    GPCNTL_ME    0x80 /* Master Enable; internal bus master is GPIO1*/
  527. #define    GPCNTL_FE    0x40 /* Fetch Enable; internal op-code fetch GPIO0 */
  528. #define    GPCNTL_GPIO1 0x02  /* GPIO1: set - input and reset - output */
  529. #define    GPCNTL_GPIO0 0x01  /* GPIO0: set - input and reset - output */
  531. /* STIME0  SCSI Timer Zero (RW) */
  533. /* These bits select various timeout values.e.g 0000 => disable; 1111 => 1.6s */
  535. #define    STIME0_HTH_MASK 0xf0 /* Handshake-To-Handshake timer period mask */
  536. #define    STIME0_SEL_MASK 0x0f /* SELection timeout mask */
  538. /* STIME1 SCSI Timer One (RW) */
  540. #define    STIME1_GEN_MASK 0x0f /* GENeral timer timeout mask */
  542. /* STEST0 SCSI Test Zero (RO) */
  544. #define  STEST0_SSAID_MASK 0x70 /* SCSI Selected As ID */
  545. #define  STEST0_SLT        0x08 /* Selection response logic test */
  546. #define  STEST0_ART    0x04 /* Arbitation Priority encoder Test */
  547. #define  STEST0_SOZ    0x02 /* SCSI Synchronous Offset Zero */
  548. #define  STEST0_SOM    0x01 /* SCSI Synchronous Offset Maximum */
  550. /* STEST1 SCSI Test One (RW) */
  552. #define     STEST1_SCLK  0x80 /* Disables external SCLK and uses PCI internal
  553.    SCSI clock */
  554. #define     STEST1_SISO  0x40 /* SCSI Isolation Mode; inputs isolated from
  555.         the SCSI bus */
  556. #define     STEST1_QEN   0x08   /* Quadrupler Enable: Power on clock Quadrupler */
  557. #define     STEST1_QSEL  0x04   /* Quadrupler Select: Increase clock to 160 MHz */
  559. /* STEST2 SCSI Test Two (RW) */
  561. #define     STEST2_SCE   0x80 /* SCSI Control Enable */
  562. #define     STEST2_ROF   0x40   /* Reset SCSI OFfset */
  564. #define     STEST2_DIF   0x20   /* NCR825 specific: SCSI Differential Mode */
  565. #define     STEST2_AWS   0x04   /* NCR825 specific: Always Wide SCSI */
  567. #define     STEST2_SLB   0x10  /* SCSI Loopback Mode */
  568. #define     STEST2_SZM   0x08 /* SCSI High Impedence Mode */
  569. #define     STEST2_EXT  0x02 /* Extend SREQ/SACK filtering - Should not be
  570.    set during FAST SCSI > 5MB/s */
  571. #define     STEST2_LOW  0x01 /* SCSI LOW level mode; no DMA operation occur
  572.    and no SCRIPTS execute */
  574. /* STEST3 SCSI Test Three (RW) */
  576. #define     STEST3_TE    0x80 /* Tolerant Enable */ 
  577. #define     STEST3_STR   0x40 /* SCSI FIFO Test Read */
  578. #define     STEST3_HSC  0x20 /* Halt Scsi Clock */
  579. #define     STEST3_DSI  0x10 /* Disable Single Initiator response (SCSI-1) */
  580. #define     STEST3_TTM  0x04 /* Timer Test Mode */
  581. #define     STEST3_CSF   0x02 /* Clear Scsi Fifo */
  582. #define     STEST3_STW   0x01 /* SCSI Fifo Test Write */
  584. /* STEST4 SCSI Test Four (RW) */
  586. #define     STEST4_SMODE1    0x80 /* SCSI Mode Detect (upper bit) */
  587. #define     STEST4_SMODE0    0x40 /* SCSI Mode Detect (lower bit) */
  588. #define     STEST4_LOCK      0x20 /* Detect Clock Quadrupler Lockup */
  591. /* Two types of register base address. Memory I/O and Cofig base addresses */
  593. #define MEMIO_REG_BASE  (0x00)
  594. #define CONFIG_REG_BASE (0x80)
  595. #define BASE MEMIO_REG_BASE
  597. /* _BYTE_ORDER is LITTLE_ENDIAN for PCI devices */
  599. #define OFF_SCNTL0      (BASE)  /* SCTNL0 SCSI control register 0 */
  600. #define OFF_SCNTL1      (BASE + 0x01) /* SCTNL1 SCSI control register 1 */
  601. #define OFF_SCNTL2      (BASE + 0x02) /* SCTNL2 SCSI control register 2 */
  602. #define OFF_SCNTL3      (BASE + 0x03) /* SCTNL3 SCSI control register 3 */
  603. #define OFF_SCID (BASE + 0x04) /* SCID SCSI chip ID register */
  604. #define OFF_SXFER (BASE + 0x05) /* SXFER SCSI chip ID regiester */
  605. #define OFF_SDID (BASE + 0x06) /* SDID SCSI destination ID register */
  606. #define OFF_GPREG (BASE + 0x07) /* GPREG General Purpose register */
  607. #define OFF_SFBR (BASE + 0x08) /* SFBR SCSI first byte received reg */
  608. #define OFF_SOCL (BASE + 0x09)  /* SOCL SCSI output control latch reg */
  609. #define OFF_SSID (BASE + 0x0a) /* SSID SCSI selector ID */
  610. #define OFF_SBCL (BASE + 0x0b) /* SBCL SCSI bus control lines reg */
  611. #define OFF_DSTAT  (BASE + 0x0c) /* DSTAT DMA status register */
  612. #define OFF_SSTAT0 (BASE + 0x0d) /* SSTAT0 SCSI status register 0 */
  613. #define OFF_SSTAT1 (BASE + 0x0e) /* SSTAT1 SCSI status register 0 */
  614. #define OFF_SSTAT2 (BASE + 0x0f) /* SSTAT2 SCSI status register 0 */
  615. #define OFF_DSA  (BASE + 0x10) /* DSA data structure address */
  616. #define OFF_ISTAT    (BASE + 0x14) /* ISTAT interrupt status register */
  617. #define OFF_CTEST0 (BASE + 0x18) /* CTEST0 chip test register 0 */
  618. #define OFF_CTEST1 (BASE + 0x19) /* CTEST1 chip test register 1 */
  619. #define OFF_CTEST2 (BASE + 0x1a) /* CTEST2 chip test register 2 */
  620. #define OFF_CTEST3 (BASE + 0x1b) /* CTEST3 chip test register 3 */
  621. #define OFF_TEMP   (BASE + 0x1c) /* TEMP temporary holding register */
  622. #define OFF_DFIFO (BASE + 0x20) /* DFIFO DMA FIFO control register */
  623. #define OFF_CTEST4 (BASE + 0x21) /* CTEST4 chip test register 4 */
  624. #define OFF_CTEST5 (BASE + 0x22) /* CTEST5 chip test register 5 */
  625. #define OFF_CTEST6 (BASE + 0x23) /* CTEST6 chip test register 6 */
  626. #define OFF_DBC  (BASE + 0x24)  /* DBC SIOP command register 24bits  */
  627. #define OFF_DCMD (BASE + 0x27) /* DCMD SIOP command reg (8Bits Reg) */
  628. #define OFF_DNAD (BASE + 0x28) /* DNAD DMA buffer ptr (next address) */
  629. #define OFF_DSP  (BASE + 0x2c) /* DSP SIOP scripts pointer register */
  630. #define OFF_DSPS (BASE + 0x30) /* DSPS SIOP scripts ptr save reg */
  631. #define OFF_SCRATCHA0 (BASE + 0x34) /* SCRATCHA0 gen purpose scratch reg */
  632. #define OFF_SCRATCHA1 (BASE + 0x35) /* SCRATCHA1 gen purpose scratch reg */
  633. #define OFF_SCRATCHA2 (BASE + 0x36) /* SCRATCHA2 gen purpose scratch reg */
  634. #define OFF_SCRATCHA3 (BASE + 0x37) /* SCRATCHA3 gen purpose scratch reg */
  635. #define OFF_DMODE (BASE + 0x38) /* DMODE DMA operation mode register */
  636. #define OFF_DIEN  (BASE + 0x39) /* DIEN DMA interrupt enable */
  637. #define OFF_DWT   (BASE + 0x3a) /* DWT DMA watchdog timer register */
  638. #define OFF_DCNTL (BASE + 0x3b) /* DCTNL DMA control register */
  639. #define OFF_ADDER (BASE + 0x3c)  /* ADDER Adder output Register */
  640. #define OFF_SIEN0 (BASE + 0x40) /* SIEN0 SCSI interrupt enable 0 reg */
  641. #define OFF_SIEN1 (BASE + 0x41) /* SIEN1 SCSI interrupt enable 1 reg */
  642. #define OFF_SIST0 (BASE + 0x42) /* SIST0 SCSI interrupt status 0 reg */
  643. #define OFF_SIST1 (BASE + 0x43) /* SIST1 SCSI interrupt status 1 reg */
  644. #define OFF_SLPAR (BASE + 0x44) /* SLPAR SCSI longitudinal Parity reg */
  645. #define OFF_SWIDE (BASE + 0x45) /* NCR825: SWIDE SCSI Wide Residue */
  646. #define OFF_MACNTL (BASE + 0x46) /* MACNTL Memory Access Control reg */
  647. #define OFF_GPCNTL (BASE + 0x47) /* GPCNTL General Purpose Pin Control */
  648. #define OFF_STIME0 (BASE + 0x48) /* STIME0 SCSI Timer Zero reg */
  649. #define OFF_STIME1 (BASE + 0x49) /* STIME1 SCSI Timer One reg */
  650. #define OFF_RESPID (BASE + 0x4a) /* RESPID Response ID reg */
  651. #define OFF_STEST0 (BASE + 0x4c) /* STEST0 SCSI Test 0 reg */
  652. #define OFF_STEST1 (BASE + 0x4d) /* STEST1 SCSI Test 1 reg */
  653. #define OFF_STEST2 (BASE + 0x4e) /* STEST2 SCSI Test 2 reg */
  654. #define OFF_STEST3 (BASE + 0x4f) /* STEST3 SCSI Test 3 reg */
  655. #define OFF_SIDL (BASE + 0x50) /* SIDL SCSI input data latch reg */
  657. #define OFF_STEST4 (BASE + 0x52) /* STEST4 SCSI Test 4 reg */
  659. #define OFF_SODL  (BASE + 0x54) /* SCSI output data latch reg */
  660. #define OFF_SBDL  (BASE + 0x58) /* SBDL SCSI bus data lines register */
  661. #define OFF_SCRATCHB (BASE + 0x5c) /* SCRATCHB Scratch Register B */
  663. #define OFF_SCRATCHC (BASE + 0x60) /* SCRATCHC Scratch Register C */
  664. #define OFF_SCRATCHD (BASE + 0x64) /* SCRATCHD Scratch Register D */
  665. #define OFF_SCRATCHE (BASE + 0x68) /* SCRATCHE Scratch Register E */
  666. #define OFF_SCRATCHF (BASE + 0x6c) /* SCRATCHF Scratch Register F */
  667. #define OFF_SCRATCHG (BASE + 0x70) /* SCRATCHG Scratch Register G */
  668. #define OFF_SCRATCHH (BASE + 0x74) /* SCRATCHH Scratch Register H */
  669. #define OFF_SCRATCHI (BASE + 0x78) /* SCRATCHI Scratch Register I */
  670. #define OFF_SCRATCHJ (BASE + 0x7C) /* SCRATCHJ Scratch Register J */
  672. #define NCR810_DEVICE_ID   0x0001
  673. #define NCR825_DEVICE_ID   0x0003
  674. #define NCR875_DEVICE_ID   0x000f
  675. #define NCR895_DEVICE_ID   0x000c
  676. #define SYM895_DEVICE_ID   NCR895_DEVICE_ID
  677. #define PCI_ID_SYMBIOS 0x1000
  679. /*
  680.  * NOTICE: The macro PCI_TO_MEM_OFFSET is not to be used anymore.  It
  681.  * is a BSP specific value, not an architectural value.  The BSP should
  682.  * update the value ncr810PciMemOffset with the appropriate offset value.
  683.  */
  685. /*
  686.  * When memory is accessed from the PCI bus, the addresses need to contain this
  687.  * offset
  688.  *
  689.  * MAKE NO FURTHER CHANGES HERE SEE SPR 8540
  690.  */ 
  692. #ifndef PCI_TO_MEM_OFFSET
  693. #   if (CPU == I960JX)
  694. # define PCI_TO_MEM_OFFSET  0x00000000
  695. #   else
  696. # define PCI_TO_MEM_OFFSET 0x80000000
  697. #   endif
  698. #endif
  701. /* Mask Values */
  703. #define NCR810_COUNT_MASK    ((UINT)0x00ffffff) /* Mask 24 bit value in block */
  704.                                                 /* move description */
  705. /* Shift values for "device" field in shared data structure */
  707. #define NCR810_TARGET_BUS_ID_SHIFT  16 /* bits 23-16: specify target bus ID */
  708. #define NCR810_XFER_PARAMS_SHIFT     8 /* bits 15-08: copy of sxfer reg.    */
  709.  
  710. /* Sync offset and period (SXFER register) */
  712. #define NCR810_MIN_REQ_ACK_OFFSET    1 /* Minimum sync offset        */
  713. #define NCR810_MAX_REQ_ACK_OFFSET    8 /* Maximum sync offset        */
  714. /* #define NCR810_MAX_REQ_ACK_OFFSET   31 /@ Maximum sync offset 875/895*/
  715. #define NCR810_MIN_XFER_PERIOD      0 /* Minimum sync period (clks) */
  716. #define NCR810_MAX_XFER_PERIOD      7 /* Maximum sync period (clks) */
  717. #define NCR810_MIN_XFERP            4 /* Minimum value of xferp */
  718. #define NCR810_MAX_XFERP           11  /* Maximum value of xferp */
  720. #define NCR810_SYNC_XFER_PERIOD_SHIFT  5
  722. #define NCR810_SYNC_XFER_PARAMS_ASYNC 0x00
  724. /* Synchronous transfer clock division factor (SBCL register bits 1,0 (w-o) */
  726. #define NCR810_MIN_CLOCK_DIV      0x00
  727. #define NCR810_MAX_CLOCK_DIV      0x03
  728. #define NCR810_CLOCK_DIVIDE_ASYNC    0x00
  730. /* Clock conversion factor */
  732. /* prescale factor for asynchronous scsi core (scntl3) */
  734. #define NCR810_16MHZ_ASYNC_DIV        0x01    /* 16.67-25.00Mhz input clock */
  735. #define NCR810_25MHZ_ASYNC_DIV        0x02    /* 25.01-37.50Mhz input clock */
  736. #define NCR810_50MHZ_ASYNC_DIV        0x03    /* 37.51-50.00Mhz input clock */
  737. #define NCR810_66MHZ_ASYNC_DIV        0x04    /* 50.01-66.00Mhz input clock */
  739. #define NCR810_75MHZ_ASYNC_DIV        0x04    /* 50.01-75.00Mhz input clock */
  741. /*
  742.  * Note: 80 Mhz value also has bit for clock doubler
  743.  * set. We have to enable clock doubler
  744.  * as we enabled the clock quadrupler. haven't included support
  745.  * for clock doubler yet.
  746.  *
  747.  * Note: When Ultra enable bit is set, the Tolerant Enable bit must be set
  748.  * also. It is STEST3:TE (bit 7).
  749.  *
  750.  */
  752. #define NCR810_80MHZ_ASYNC_DIV        0x85    /* 75.01-80.00Mhz input clock */
  754. /* note 120 MHz normally not used */
  756. #define NCR810_160MHZ_ASYNC_DIV       0x87    /* 160.00 Mhz input clock with 
  757.                                                 clock quadrupler and 40 Mhz 
  758.                                                 input clock                 */
  760. /* ns x 100 clock period */
  762. #define NCR810_1667MHZ  6000    /* 16.67Mhz chip */
  763. #define NCR810_20MHZ    5000    /* 20Mhz chip */
  764. #define NCR810_25MHZ    4000    /* 25Mhz chip */
  765. #define NCR810_3750MHZ  2667    /* 37.50Mhz chip */
  766. #define NCR810_40MHZ    2500    /* 40Mhz chip */
  767. #define NCR810_50MHZ    2000    /* 50Mhz chip */
  768. #define NCR810_66MHZ    1515    /* 66Mhz chip */
  769. #define NCR810_6666MHZ  1500    /* 66Mhz chip */
  770. #define NCR810_75MHZ    1333    /* 75Mhz chip */
  771. #define NCR810_80MHZ    1250    /* 80Mhz chip */
  772. #define NCR810_160MHZ    625    /* 40Mhz chip with Quadrupler */
  775. #define NCR810_MAX_SYNC_PERIOD   NCR810_50MHZ
  776. #define NCR810_MAX_ASYNC_PERIOD  NCR810_25MHZ
  778. /* for ncr875/895
  779. #define NCR810_MAX_SYNC_PERIOD   NCR810_160MHZ
  780. #define NCR810_MAX_ASYNC_PERIOD  NCR810_4MHZ
  781. */
  784. #define NCR810_MAX_XFER_WIDTH 1 /* in transfer width exponent units. 16bits */
  786. /* Chip Type */
  788. #define NCR700_TYPE 0x700   /* not supported */
  789. #define NCR810_TYPE 0x810   /* supported */
  790. #define NCR720_TYPE 0x720   /* not supported */
  792. /*
  793.  * Default value to initialize some registers involved
  794.  * in the hardware implementation.Those values could be
  795.  * overwritten by a bsp call with the ncr810HwSetRegister().
  796.  * The ncr810 Data Manual documentation will you give all
  797.  * the light regarding values choose. See also the
  798.  * documentation of ncr810SetHwRegister call.
  799.  * See above the NCR810_HW_REGS for the meaning of the
  800.  * values prefill.
  801.  */
  803. #define DEFAULT_810_HW_REGS {0,0,0,0,0,1,0,0,0,0,0}
  805. /* function declarations */
  807. IMPORT  NCR_810_SCSI_CTRL * ncr810CtrlCreate (
  808. UINT8 *siopBaseAdrs,
  809. UINT   clkPeriod, 
  810. UINT16 devType);
  812. IMPORT  NCR_810_SCSI_CTRL * ncr810CtrlCreate2 (
  813. UINT8 *siopBaseAdrs,
  814. UINT   clkPeriod, 
  815. UINT16 devType,
  816. UINT8 *siopRamBaseAdrs,
  817. UINT8 *siopIOBaseAdrs);
  819. IMPORT  STATUS  ncr810CtrlInit (NCR_810_SCSI_CTRL *pSiop, 
  820. int scsiCtrlBusId);
  821. IMPORT STATUS ncr810SetHwRegister (NCR_810_SCSI_CTRL *pScsiCtrl,
  822.     NCR810_HW_REGS *pHwRegs);
  823. IMPORT  void    ncr810Intr  (NCR_810_SCSI_CTRL *pSiop);
  824. IMPORT  STATUS  ncr810Show  (SCSI_CTRL *pScsiCtrl);
  825. IMPORT  void    ncr810StepEnable (NCR_810_SCSI_CTRL *pSiop, BOOL enable);
  826. IMPORT  void    ncr810SingleStep (NCR_810_SCSI_CTRL *pSiop, BOOL verbose);
  828. #endif /* _ASMLANGUAGE */
  829. #ifdef __cplusplus
  830. }
  831. #endif
  833. #endif /* __INCncr810h */