开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
ncr710_1.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：24k
源码类别：

VxWorks

开发平台：

C/C++

ncr710_1.h：源码内容
  1. /* ncr710_1.h - NCR 710 Script SCSI Controller header file */
  3. /* Copyright 1984-1994 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 02m,08nov94,jds  renamed for SCSI1 compatability
  9. 02l,26sep92,ccc  ncr710Show() returns STATUS.
  10. 02k,22sep92,rrr  added support for c++
  11. 02j,26jul92,rrr  removed decl ncr710SyncMsgConvert, was made LOCAL in mod 02i
  12. 02i,21jul92,eve  clean an move debug macros to ncr710Lib.c.
  13. 01h,03jul92,eve  merge header with new driver.
  14. 01h,03jul92,eve  merge header with new driver.
  15. 01g,29jun92,ccc  fixed compile errors.
  16. 01f,26jun92,ccc  changed ASMLANGUAGE to _ASMLANGUAGE.
  17. 40c,26may92,rrr  the tree shuffle
  18. 40b,28apr92,wmd  Added defines for LITTLE_ENDIAN architectures, and fixed
  19.  typo for declaration of ncr710CtrlCreate(), ansified.
  20. 40a,12nov91,ccc  SPECIAL VERSION FOR 5.0.2 68040 RELEASE.
  21. 02a,26oct91,eve  Add description of hardware dependant
  22.  registers.
  23. 01a,23oct91,eve  Created driver header
  24. */
  26. #ifndef __INCncr710_1h
  27. #define __INCncr710_1h
  29. #ifdef __cplusplus
  30. extern "C" {
  31. #endif
  33. #ifndef _ASMLANGUAGE
  35. #include "semLib.h"
  36. #include "scsiLib.h"
  37. #include "ncr710Script.h"
  39. /* Structure used in the ncr710SetHwRegister() and ncr710GetHwRegister().
  40.  * This is used to try to handle the possible differents hardware
  41.  * implementation of the chip.This structure must contain the logical value
  42.  * wishes e.g 0 sets register bit to null  and 1 sets to one.
  43.  */
  45. typedef struct
  46.     {
  47.     int ctest4Bit7;             /* Host bus multiplex mode */
  48.     int ctest7Bit7;             /* Disable/enable burst cache capability */
  49.     int ctest7Bit6;             /* Snoop control bit1 */
  50.     int ctest7Bit5;             /* Snoop control bit0 */
  51.     int ctest7Bit1;             /* invert tt1 pin (sync bus host mode only) */
  52.     int ctest7Bit0;             /* enable differential scsi bus capability */
  53.     int ctest8Bit0;             /* Set snoop pins mode */
  54.     int dmodeBit7;              /* Burst Length transfer bit 1 */
  55.     int dmodeBit6;              /* Burst Length transfer bit 0 */
  56.     int dmodeBit5;              /* Function code bit FC2 */
  57.     int dmodeBit4;              /* Function code bit FC1 */
  58.     int dmodeBit3;              /* Program data bit ( FC0) */
  59.     int dmodeBit1;              /* user  programmable transfer type */
  60.     int dcntlBit5;              /* Enable Ack pin */
  61.     int dcntlBit1;              /* Enable fast arbitration on host port */
  62.     } NCR710_HW_REGS;
  64.  /* Allocate one context per device ( 8 ID max and 8 LUN max per ID) */
  65. typedef struct
  66.     {
  67.     NCR_CTL ncrCtl[SCSI_MAX_BUS_ID + 1][SCSI_MAX_LUN + 1];
  68.     } NCR_CTL_CTXT;
  70. /* SCSI controller structure */
  72. typedef struct                  /* NCR_710_SCSI_CTRL - NCR710 */
  73.                                 /* SCSI controller info       */
  74.     {
  75.     SCSI_CTRL scsiCtrl;         /* generic SCSI controller info */
  76.     SEM_ID pMutexData;          /* use to protect global siop data */
  77.     SCSI_PHYS_DEV *pDevToSelect;/* device to select at intr. level or NULL */
  79. /* Hardware implementation dependencies */
  80.     TBOOL slowCableMode; /* TRUE to select slow cable mode */
  81.     int chipType; /* Device type NCR7X0_TYPE */
  82. /* Only 710 Supported today */
  83.     int   devType; /* type of device (see define's below) */
  84.     UINT8 ctrlIdPow2;           /* controller id in power of 2 (1000000=id 7) */
  85.     TBOOL resetReportDsbl; /* TRUE to disable SCSI bus reset reporting */
  86.     TBOOL parityTestMode; /* TRUE enable parity test mode (DO NOT USE) */
  87.     TBOOL parityCheckEnbl; /* TRUE to enable parity checking */
  88.     UINT8 defaultSelTimeOut;    /* default dev. select time-out (units var.) */
  89.     UINT8 clkCvtFactor;     /* value of the clock conversion factor */
  90.     UINT8 saveIstat; /* Save Reg under interrupt */
  91.     UINT8 saveSstat0; /* Save Reg under interrupt */
  92.     UINT8 saveDstat; /* Save Reg under interrupt */
  93.     UINT8 saveIdentMsg;         /* Save Indent message in at interrupt level */
  94. /* when reconnect. */
  95.     TBOOL commandRequest;       /* To check if we are reconnected with a */
  96. /* request pending */
  97.     UINT  saveScriptIntrStat;   /* Save intr script status under interrupt */
  98.     SEMAPHORE singleStepSem; /* use to debug script in single step mode */
  99.     NCR_CTL_CTXT *pNcrCtxt;     /* pointer to Array of data shared by script */
  100. /* and driver */
  101.     NCR_CTL *pNcrCtl;           /* Current context pointer for intr level */
  102.     NCR_CTL *pNcrCtlCmd;        /* current ctxt pointer to the command */
  103. /* pending */
  104.     NCR710_HW_REGS hwRegs; /* values used for hardware dependant regs */
  105.     volatile UINT8    *pSien;        /* SIEN SCSI interrupt enable reg */
  106.     volatile UINT8    *pSdid;        /* SDID SCSI destination ID register */
  107.     volatile UINT8    *pScntl1;      /* SCTNL1 SCSI control register 1 */
  108.     volatile UINT8    *pScntl0;      /* SCTNL0 SCSI control register 0 */
  109.     volatile UINT8    *pSocl;        /* SOCL SCSI output control latch reg */
  110.     volatile UINT8    *pSodl;        /* SCSI output data latch reg */
  111.     volatile UINT8    *pSxfer;       /* SODL SCSI transfer register */
  112.     volatile UINT8    *pScid;        /* SCID SCSI chip ID register */
  113.     volatile UINT8    *pSbcl;        /* SBCL SCSI bus control lines reg */
  114.     volatile UINT8    *pSbdl;        /* SBDL SCSI bus data lines register */
  115.     volatile UINT8    *pSidl;        /* SIDL SCSI input data latch reg */
  116.     volatile UINT8    *pSfbr;        /* SFBR SCSI first byte received reg */
  117.     volatile UINT8    *pSstat2;      /* SSTAT2 SCSI status register 2 */
  118.     volatile UINT8    *pSstat1;      /* SSTAT1 SCSI status register 1 */
  119.     volatile UINT8    *pSstat0;      /* SSTAT0 SCSI status register 0 */
  120.     volatile UINT8    *pDstat;       /* DSTAT DMA status register */
  121.     volatile UINT     *pDsa;         /* DSA data structure address */
  122.     volatile UINT8    *pCtest3;      /* CTEST3 chip test register 3 */
  123.     volatile UINT8    *pCtest2;      /* CTEST2 chip test register 2 */
  124.     volatile UINT8    *pCtest1;      /* CTEST1  chip test register 1 */
  125.     volatile UINT8    *pCtest0;      /* CTEST0 chip test register 0 */
  126.     volatile UINT8    *pCtest7;      /* CTEST7 chip test register 7 */
  127.     volatile UINT8    *pCtest6;      /* CTEST6 chip test register 6 */
  128.     volatile UINT8    *pCtest5;      /* CTEST5 chip test register 5 */
  129.     volatile UINT8    *pCtest4;      /* CTEST4 chip test register 4 */
  130.     volatile UINT     *pTemp;        /* TEMP temporary holding register */
  131.     volatile UINT8    *pLcrc;        /* LCRC longitudinal parity register */
  132.     volatile UINT8    *pCtest8;      /* CTEST8 chip test register */
  133.     volatile UINT8    *pIstat;       /* ISTAT interrupt status register */
  134.     volatile UINT8    *pDfifo;       /* DFIFO DMA FIFO control register */
  135.     volatile UINT8    *pDcmd;      /* DBC SIOP command register 8bits  */
  136.     volatile UINT     *pDbc;      /* DCMD SIOP command reg (24Bits Reg) */
  137.     volatile UINT     *pDnad;        /* DNAD DMA buffer ptr (next address) */
  138.     volatile UINT     *pDsp;         /* DSP SIOP scripts pointer register */
  139.     volatile UINT     *pDsps;        /* DSPS SIOP scripts ptr save reg */
  140.     volatile UINT8    *pScratch3;    /* SCRATCH3 general purpose scratch reg */
  141.     volatile UINT8    *pScratch2;    /* SCRATCH2 general purpose scratch reg */
  142.     volatile UINT8    *pScratch1;    /* SCRATCH1 general purpose scratch reg */
  143.     volatile UINT8    *pScratch0;    /* SCRATCH0 general purpose scratch reg */
  144.     volatile UINT8    *pDcntl;       /* DCTNL DMA control register */
  145.     volatile UINT8    *pDwt;         /* DWT DMA watchdog timer register */
  146.     volatile UINT8    *pDien;        /* DIEN DMA interrupt enable */
  147.     volatile UINT8    *pDmode;       /* DMODE DMA operation mode register */
  148.     volatile UINT     *pAdder;      /* ADDER Adder output Register */
  149.     } NCR_710_SCSI_CTRL;
  152. /* Bit Registers definitions for ncr710 */
  154. /* SCNTL0 */
  155. #define    B_ARB1    0x80 /* Arbitration bit 1 */
  156. #define    B_ARB0    0x40 /* Arbitration bit 0 */
  157. /* 00 Simple/11 full */
  158. #define    B_START   0x20 /* Start sequence */
  159. #define    B_WATN    0x10 /* Select w/wo atn */
  160. #define    B_EPC     0x08       /* Parity checking */
  161. #define    B_EPG     0x04 /* Enable parity generation */
  162. #define    B_AAP     0x02 /* Assert ATN on parity error */
  163. #define    B_TRG     0x01 /* Target/initiator mode */
  165. /* SCNTL1 */
  166. #define    B_EXC     0x80 /* Extra Data Set up */
  167. #define    B_ADB     0x40 /* Assert Data (SODL) onto scsi */
  168. #define    B_ESR     0x20 /* Enable Select & reselect */
  169. #define    B_CON     0x10 /* connected bit status */
  170. #define    B_RST     0x08 /* Assert Rst on scsi */
  171. #define    B_AESP    0x04 /* Assert even parity -force error */
  172. #define    B_SND     0x02 /* Start send scsi operation */
  173. #define    B_RCV     0x01 /* Start receive scsi operation */
  175. /* SIEN (enable int)and SSTAT0 (RO Status) */
  176. /* Enable interrupt */
  177. #define    B_MA      0x80 /* Enable phase mismatch/Atn Active */
  178. #define    B_FCMP    0x40 /* Enable funtion complete */
  179. #define    B_STO     0x20 /* Enable scsi timout */
  180. #define    B_SEL     0x10 /* Enable sel/resel */
  181. #define    B_SGE     0x08 /* Enable scsi gross  error */
  182. #define    B_UDC     0x04 /* Enable unexpected disconnect */
  183. #define    B_RSTE    0x02 /* Enable Rst received */
  184. #define    B_PAR     0x01 /* Enable parity int */
  186. /* SXFER */
  187. #define    B_DHP     0x80 /* Disable Halt on parity err */
  188. #define    B_TP2     0x40 /* Synchronous transfer period 2 */
  189. #define    B_TP1     0x20 /* Synchronous transfer period 1 */
  190. #define    B_TP0     0x10 /* Synchronous transfer period 0 */
  191. #define    B_MO3     0x08 /* Maximun scsi Synchronous transfer offset */
  192. #define    B_MO2     0x04 /* Maximun scsi Synchronous transfer offset */
  193. #define    B_MO1     0x02 /* Maximun scsi Synchronous transfer offset */
  194. #define    B_MO0     0x01 /* Maximun scsi Synchronous transfer offset */
  196. /*  SOCL (RW) and SBCL (RO not latched) */
  197. #define    B_REQ     0x80 /* Assert scsi req */
  198. #define    B_ACK     0x40 /* Assert scsi ack */
  199. #define    B_BSY     0x20 /* Assert scsi busy */
  200. #define    B_SEL     0x10 /* Assert scsi sel */
  201. #define    B_ATN     0x08 /* Assert scsi atn */
  202. #define    B_MSG     0x04 /* Assert scsi msg */
  203. #define    B_CD      0x02 /* Assert scsi c/d */
  204. #define    B_IO      0x01 /* Assert scsi i/o */
  205. /* SSCF (Write only same @ as SBCL) */
  206. #define    B_SSCF1   0x02 /* prescale clock for scsi core bit 1 */
  207. #define    B_SSCF0   0x01 /* prescale clock for scsi core bit 0 */
  209. /* DSTAT (RO) and DIEN (RW enable intr) */
  210. #define    B_DFE     0x80 /* stat :Dma fifo empty */
  211. #define    B_BF      0x20 /* stat :Bus access error */
  212. #define    B_ABT     0x10 /* stat :Abort condition */
  213. #define    B_SSI     0x08 /* stat :Scsi step interrupt */
  214. #define    B_SIR     0x04 /* stat :Script interrupt received */
  215. #define    B_WTD     0x02 /* stat :Watchdog timout */
  216. #define    B_IID     0x01 /* stat :Illegal instruction occur */
  218. /* SSTAT1 RO register */
  219. #define    B_ILF     0x80 /* stat :SDIL register contain scsi data */
  220. /* in async mode only */
  221. #define    B_ORF     0x40 /* stat :SODR output data in sync mode hidden */
  222. #define    B_OLF     0x20       /* stat :SODL Register full (hidden) */
  223. #define    B_AIP     0x10 /* stat :Arbitration in progress */
  224. #define    B_LOA     0x08       /* stat :Lost arbitration */
  225. #define    B_WOA     0x04 /* stat :won arbitration-full arbit mode */
  226. #define    B_RSTNL   0x02 /* stat :current stat of RST line-Not Latched */
  227. #define    B_PARNL   0x01 /* stat :curr stat Parity lines-Not Latched */
  229. /* SSTAT2 RO register */
  230. #define    B_FF3     0x80 /* Fifo flag 3 :number of bytes in fifo */
  231. #define    B_FF2     0x40 /* Fifo flag 2 :number of bytes in fifo */
  232. #define    B_FF1     0x20 /* Fifo flag 1 :number of bytes in fifo */
  233. #define    B_FF0     0x10 /* Fifo flag 0 :number of bytes in fifo */
  234. /* 0000=0 ..... 1000=8 */
  235. #define    B_SPDL    0x08 /* Latched parity line */
  236. #define    B_MSGL    0x04 /* Latched state of MSG line */
  237. #define    B_CDL     0x02 /* Latched state of C/D line */
  238. #define    B_IOL     0x01 /* Latched sate of IO line */
  240. /* DFIFO RW register */
  241. #define    B_BO6     0x40 /* Byte offset counter 6 */
  242. #define    B_BO5     0x20 /* Byte offset counter 5 */
  243. #define    B_BO4     0x10 /* Byte offset counter 4 */
  244. #define    B_BO3     0x08 /* Byte offset counter 3 */
  245. #define    B_BO2     0x04 /* Byte offset counter 2 */
  246. #define    B_BO1     0x02 /* Byte offset counter 1 */
  247. #define    B_BO0     0x01 /* Byte offset counter 0 */
  249. /* ISTAT RW register */
  250. #define    B_ABORT   0X80 /* Abort operation */
  251. #define    B_SOFTRST 0x40 /* Soft chip reset */
  252. #define    B_SIGP    0x20 /* signal process */
  253. #define    B_CONST   0x08 /* stat connected (reset does'nt disconnect) */
  254. #define    B_SIP     0x02 /* Status scsi interrupt pending */
  255. #define    B_DIP     0x01 /* Status Dma portion interrupt pending */
  257. /* DMODE RW register */
  258. #define    B_BL1     0x80 /* Burst Length transfer bit 1 */
  259. #define    B_BL0     0x40 /* Burst Length transfer bit 0 */
  260. /* 00=1,01=2,10=4,11=8 */
  261. #define    B_FC2     0x20 /* Function code bit 1 user defined */
  262. #define    B_FC1     0x10 /* Function code bit 0 user defined */
  263. #define    B_PD      0x08 /* Program data access */
  264. #define    B_FAM     0x04 /* Fixed Address mode */
  265. #define    B_U0TT0   0x02 /* user  programmable transfer type */
  266. #define    B_MAN     0x01 /* Manual start mode ,when set disable */
  267. /* autostart script when writting in DSP */
  268. /* DCTNL */
  269. #define    B_CF1     0x80 /* Prescale bit 1 for scsi core */
  270. #define    B_CF0     0x40 /* Prescale bit 0 for scsi core */
  271. /* involve all timing on scsi */
  272. #define    B_EA      0x20 /* Enable ack (host/chip) */
  273. #define    B_SSM     0x10 /* Enable single step mode */
  274. #define    B_LLM     0x08 /* Enable Low level mode */
  275. #define    B_STD     0x04 /* Start Dma operation used with B_MAN in */
  276. /* DMODE Register and single step mode */
  277. #define    B_FA      0x02 /* Enable fast arbitration on host port */
  278. #define    B_COM     0x01 /* When 0, enable compatible mode with ncr700 */
  280. /* CTEST4 */
  281. #define    B_MUX     0x80 /* Host mux bus mode */
  282. #define    B_ZMOD    0x40 /* Host bus high impedance mode  */
  283. #define    B_SZM     0x20 /* Scsi bus high impedance mode */
  284. #define    B_SLBE    0x10 /* Enable loopback mode */
  285. #define    B_SFWR    0x08 /* Scsi fifo write enable */
  286. #define    B_FBL2    0x04 /* Enable bytes lane */
  287. #define    B_FLB1    0x02 /* Bit one mux byte lane */
  288. #define    B_FLB0    0x01 /* Bit zero mux byte lane */
  290. /* CTEST5 */
  291. #define    B_ADCK    0x80 /* Increment DNAD register */
  292. #define    B_BBCK    0x40 /* Decrement DBC register */
  293. #define    B_ROFF    0x20 /* Clear offset in scsi sync mode */
  294. #define    B_MASR    0x10 /* set/reset values for bit 3:0 */
  295. #define    B_DDIR    0x08 /* control internel DMAWR (scsi to host) */
  296. #define    B_EOP     0x04 /* control internal EOP (DMA/SCSI) */
  297. #define    B_DREQ    0x02 /* control internal DREQ */
  298. #define    B_DACK    0x01 /* control internal DACK (DMA/SCSI) */
  300. /* CTEST7 */
  301. #define    B_CDIS    0x80 /* Disable Burst Cache */
  302. #define    B_SC1     0x40 /* Snoop control bit1 */
  303. #define    B_SC0     0x20 /* Snoop control bit0 */
  304. #define    B_TOUT    0x10 /* disable scsi timout */
  305. #define    B_DFP     0x08 /* Fifo parity bit */
  306. #define    B_EVP     0x04 /* enable even parity on host/fifo */
  307. #define    B_TT1     0x02 /* invert tt1 pin (sync host mode only) */
  308. #define    B_DIFF    0x01       /* Valid differential scsi bus */
  310. /* CTEST8 */
  311. #define    B_V3      0x80 /* Chip Revision Bit 3 */
  312. #define    B_V2      0x40 /* Chip Revision Bit 2 */
  313. #define    B_V1      0x20 /* Chip Revision Bit 1 */
  314. #define    B_V0      0x10 /* Chip Revision Bit 0 */
  315. #define    B_FLF     0x08 /* Flush DMA FIFO */
  316. #define    B_CLF     0x04 /* Clear DMA FIFO */
  317. #define    B_FM      0x02 /* Fetch Pin mode */
  318. #define    B_SM      0x01       /* Snoop pins mode */
  320. /* offset registers */
  322. #if _BYTE_ORDER==_BIG_ENDIAN
  324. #define OFF_SIEN         (0X00)   /* scsi interrupt enable reg */
  325. #define OFF_SDID         (0X01)   /* scsi destination ID reg */
  326. #define OFF_SCNTL1       (0X02)   /* scsi control reg 1 */
  327. #define OFF_SCNTL0       (0X03)   /* scsi control reg 0 */
  328. #define OFF_SOCL         (0X04)   /* scsi output control latch reg */
  329. #define OFF_SODL         (0X05)   /* scsi output data latch reg */
  330. #define OFF_SXFER        (0X06)   /* scsi transfer reg */
  331. #define OFF_SCID         (0X07)   /* scsi chip ID reg */
  332. #define OFF_SBCL         (0X08)   /* scsi bus control lines reg */
  333. #define OFF_SBDL         (0X09)   /* scsi bus data lines reg */
  334. #define OFF_SIDL         (0X0A)   /* scsi input data latch reg */
  335. #define OFF_SFBR         (0X0B)   /* scsi first byte received reg */
  336. #define OFF_SSTAT2       (0X0C)   /* scsi status reg 2 */
  337. #define OFF_SSTAT1       (0X0D)   /* scsi status reg 1 */
  338. #define OFF_SSTAT0       (0X0E)   /* scsi status reg 0 */
  339. #define OFF_DSTAT        (0X0F)   /* dma  status reg */
  340. #define OFF_DSA          (0X10)   /* data structure address */
  341. #define OFF_CTEST3       (0X14)   /* chip test reg 3 */
  342. #define OFF_CTEST2       (0X15)   /* chip test reg 2 */
  343. #define OFF_CTEST1       (0X16)   /* chip test reg 1 */
  344. #define OFF_CTEST0       (0X17)   /* chip test reg 0 */
  345. #define OFF_CTEST7       (0X18)   /* chip test reg 7 */
  346. #define OFF_CTEST6       (0X19)   /* chip test reg 6 */
  347. #define OFF_CTEST5       (0X1A)   /* chip test reg 5 */
  348. #define OFF_CTEST4       (0X1B)   /* chip test reg 4 */
  349. #define OFF_TEMP         (0X1C)   /* Temporary stack reg */
  350. #define OFF_LCRC         (0X20)   /* CRC register */
  351. #define OFF_CTEST8       (0X21)   /* Chip test reg 8 */
  352. #define OFF_ISTAT        (0X22)   /* Interrupt status reg */
  353. #define OFF_DFIFO        (0X23)   /* DMA FIFO reg */
  354. #define OFF_DCMD         (0X24)   /* 8 bit reg DMA command reg */
  355. #define OFF_DBC          (0X24)   /* 24 bit Reg DMA byte counter register */
  356. #define OFF_DNAD         (0X28)   /* DMA next address for data reg */
  357. #define OFF_DSP          (0X2C)   /* DMA scripts pointer reg */
  358. #define OFF_DSPS         (0X30)   /* DMA scripts pointer save reg */
  359. #define OFF_SCRATCH3     (0X34)   /* scratch register */
  360. #define OFF_SCRATCH2     (0X35)   /* scratch register */
  361. #define OFF_SCRATCH1     (0X36)   /* scratch register */
  362. #define OFF_SCRATCH0     (0X37)   /* scratch register */
  363. #define OFF_DCNTL        (0X38)   /* DMA control reg */
  364. #define OFF_DWT          (0X39)   /* DMA watchdog timer */
  365. #define OFF_DIEN         (0X3A)   /* DMA interrupt enable reg */
  366. #define OFF_DMODE        (0X3B)   /* DMA mode reg */
  367. #define OFF_ADDER        (0X3C)   /* internal adder register;don't use */
  369. #else  /* _BYTE_ORDER==_BIG_ENDIAN */
  371. #define OFF_SIEN         (0X03)   /* scsi interrupt enable reg */
  372. #define OFF_SDID         (0X02)   /* scsi destination ID reg */
  373. #define OFF_SCNTL1       (0X01)   /* scsi control reg 1 */
  374. #define OFF_SCNTL0       (0X00)   /* scsi control reg 0 */
  375. #define OFF_SOCL         (0X07)   /* scsi output control latch reg */
  376. #define OFF_SODL         (0X06)   /* scsi output data latch reg */
  377. #define OFF_SXFER        (0X05)   /* scsi transfer reg */
  378. #define OFF_SCID         (0X04)   /* scsi chip ID reg */
  379. #define OFF_SBCL         (0X0B)   /* scsi bus control lines reg */
  380. #define OFF_SBDL         (0X0A)   /* scsi bus data lines reg */
  381. #define OFF_SIDL         (0X09)   /* scsi input data latch reg */
  382. #define OFF_SFBR         (0X08)   /* scsi first byte received reg */
  383. #define OFF_SSTAT2       (0X0F)   /* scsi status reg 2 */
  384. #define OFF_SSTAT1       (0X0E)   /* scsi status reg 1 */
  385. #define OFF_SSTAT0       (0X0D)   /* scsi status reg 0 */
  386. #define OFF_DSTAT        (0X0C)   /* dma  status reg */
  387. #define OFF_DSA          (0X10)   /* data structure address */
  388. #define OFF_CTEST3       (0X17)   /* chip test reg 3 */
  389. #define OFF_CTEST2       (0X16)   /* chip test reg 2 */
  390. #define OFF_CTEST1       (0X15)   /* chip test reg 1 */
  391. #define OFF_CTEST0       (0X14)   /* chip test reg 0 */
  392. #define OFF_CTEST7       (0X1B)   /* chip test reg 7 */
  393. #define OFF_CTEST6       (0X1A)   /* chip test reg 6 */
  394. #define OFF_CTEST5       (0X19)   /* chip test reg 5 */
  395. #define OFF_CTEST4       (0X18)   /* chip test reg 4 */
  396. #define OFF_TEMP         (0X1C)   /* Temporary stack reg */
  397. #define OFF_LCRC         (0X23)   /* CRC register */
  398. #define OFF_CTEST8       (0X22)   /* Chip test reg 8 */
  399. #define OFF_ISTAT        (0X21)   /* Interrupt status reg */
  400. #define OFF_DFIFO        (0X20)   /* DMA FIFO reg */
  401. #define OFF_DCMD         (0X27)   /* 8 bit reg DMA command reg */
  402. #define OFF_DBC          (0X24)   /* 24 bit Reg DMA byte counter register */
  403. #define OFF_DNAD         (0X28)   /* DMA next address for data reg */
  404. #define OFF_DSP          (0X2C)   /* DMA scripts pointer reg */
  405. #define OFF_DSPS         (0X30)   /* DMA scripts pointer save reg */
  406. #define OFF_SCRATCH3     (0X37)   /* scratch register */
  407. #define OFF_SCRATCH2     (0X36)   /* scratch register */
  408. #define OFF_SCRATCH1     (0X35)   /* scratch register */
  409. #define OFF_SCRATCH0     (0X36)   /* scratch register */
  410. #define OFF_DCNTL        (0X3B)   /* DMA control reg */
  411. #define OFF_DWT          (0X3A)   /* DMA watchdog timer */
  412. #define OFF_DIEN         (0X39)   /* DMA interrupt enable reg */
  413. #define OFF_DMODE        (0X38)   /* DMA mode reg */
  414. #define OFF_ADDER        (0X3C)   /* internal adder register;don't use */
  416. #endif  /* _BYTE_ORDER==_BIG_ENDIAN */
  418. /* Mask Values */
  419. #define NCR710_COUNT_MASK    ((UINT)0x00ffffff) /* Mask 24 bit value in block */
  420.                                                 /* move description */
  421. #define INIT_BUS_ID        ((UINT)0x00010000) /* initial value for scsi id */
  423. /* DMA Fifo register */
  424. #define NCR710_MAXDMA_BYTE  /* fifo deep in bytes 64 */
  425. #define NCR710_MAXDMA_LONG /* fifo deep in long 16 */
  427. /* Sync offset */
  428. #define NCR710_MAXSYNC_OFF  0x08 /* Maximum sync offset */
  429. #define NCR710_MAX_XFERP    0x08        /* Maximum sxfer value for TP2-0 */
  431. /* Clock conversion factor */
  432. /* prescale factor for scsi core (dctnl) */
  433. #define NCR710_16MHZ_DIV        0x80    /* 16-25Mhz chip */
  434. #define NCR710_25MHZ_DIV        0x40    /* 25-37.5Mhz chip */
  435. #define NCR710_50MHZ_DIV        0x00    /* 37.5-50Mhz chip */
  436. #define NCR710_66MHZ_DIV        0xC0    /* 50-66Mhz chip */
  438. /* ns x 100 clock period */
  439. #define NCR710_1667MHZ  5998    /* 16.67Mhz chip */
  440. #define NCR710_20MHZ    5000    /* 20Mhz chip */
  441. #define NCR710_25MHZ    4000    /* 25Mhz chip */
  442. #define NCR710_3750MHZ  2666    /* 37.50Mhz chip */
  443. #define NCR710_40MHZ    2500    /* 40Mhz chip */
  444. #define NCR710_50MHZ    2000    /* 50Mhz chip */
  445. #define NCR710_66MHZ    1515    /* 66Mhz chip */
  446. #define NCR710_6666MHZ  1500    /* 66Mhz chip */
  448. /* Chip Type */
  449. #define NCR700_TYPE 0x700   /* not Supported */
  450. #define NCR710_TYPE 0x710   /* supported */
  451. #define NCR720_TYPE 0x720   /* not supported */
  453. /* Macros to acces to ncrShareCtl */
  454. #define SCRIPTADDR( pSiop,index )   ( pSiop->pNcrCtl->scriptPtr[index])
  456. /* Default value to initialize some registers involve
  457.  * in the hardware implementation.Those values could be
  458.  * overwritten by a bsp call with the ncr710HwSetRegister().
  459.  * The ncr710 Data Manual documentation will you give all
  460.  * the light regarding values choose. See also the
  461.  * documentation of ncr710SetHwRegister call.
  462.  * See below the NCR710_HW_REGS for the meaning of the
  463.  * values prefill.
  464.  */
  465. #define DEFAULT_710_HW_REGS { 0,0,0,0,1,0,0,0,0,0,0,0,0,1,0 }
  467. /* function declarations */
  469. #if defined(__STDC__) || defined(__cplusplus)
  471. IMPORT  NCR_710_SCSI_CTRL * ncr710CtrlCreate (UINT8 *siopBaseAdrs,
  472.                                               UINT clkPeriod);
  473. IMPORT  STATUS  ncr710CtrlInit (NCR_710_SCSI_CTRL *pSiop, int scsiCtrlBusId,
  474.                                 int scsiPriority);
  475. IMPORT  STATUS  ncr710Show (SCSI_CTRL *pScsiCtrl);
  476. IMPORT STATUS ncr710SetHwRegister(NCR_710_SCSI_CTRL *pScsiCtrl,
  477.     NCR710_HW_REGS *pHwRegs);
  478. IMPORT  void    ncr710Intr (NCR_710_SCSI_CTRL *pSiop);
  480. #else /* __STDC__ */
  482. IMPORT  NCR_710_SCSI_CTRL * ncr710CtrlCreate ();
  483. IMPORT  STATUS  ncr710CtrlInit ();
  484. IMPORT  STATUS  ncr710SetHwRegister ();
  485. IMPORT  STATUS  ncr710Show ();
  486. IMPORT  void    ncr710Intr ();
  488. #endif  /* __STDC__ */
  490. #endif /* _ASMLANGUAGE */
  491. #ifdef __cplusplus
  492. }
  493. #endif
  495. #endif /* __INCncr710_1h */