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vic068.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：33k
源码类别：

VxWorks

开发平台：

C/C++

vic068.h：源码内容
  1. /* vic068.h - VMEbus Interface Controller */
  3. /* Copyright 1984-1992 Wind River Systems, Inc. */
  4. /*
  5. modification history
  6. --------------------
  7. 01k,22sep92,rrr  added support for c++
  8. 01j,26may92,rrr  the tree shuffle
  9. 01i,04oct91,rrr  passed through the ansification filter
  10.   -fixed #else and #endif
  11.   -changed ASMLANGUAGE to _ASMLANGUAGE
  12.   -changed copyright notice
  13. 01h,06may91,nfs  moved ifdef's to ensure clean mangening
  14. 01g,30apr91,nfs  added ifdef for documentation
  15. 01f,25apr91,nfs  corrected VME_ICGS and VME_ICMS defines (rs33 document error)
  16.  corrected VME_SET_ADRS and VME_CLR_ADRS (VIC document error)
  17.                  ICR5 defines removed, revisions are referred to by their hex
  18.  code (f1,f2,f3,f4,f5 and f8 are currently valid)
  19. 01e,25mar91,del  re-definition of VIC_ADRS and VME_ICF_ADRS permitted
  20. 01d,25mar91,nfs  re-written
  21.             jcf
  22. 01c,25nov90,gae  WRS cleanup.
  23. 01b,22mar90,eve  general cleanup
  24. 01a,12mar89,fwa  written.
  25. */
  27. #ifdef DOC
  28. #define INCvic068h
  29. #endif /* DOC */
  31. #ifndef __INCvic068h
  32. #define __INCvic068h
  34. #ifdef __cplusplus
  35. extern "C" {
  36. #endif
  38. /*
  39. This file contains constants for the VTC VMEbus Interface controller.
  40. The macro VIC_BASE_ADRS must be defined when including this header.
  42. The following standards have been adopted in the creation of this file.
  44. Register definitions which provide access to the VIC chip locally
  45. (on-board) have the prefix "VIC".  Register definitions which provide
  46. access to the VIC chip via the VMEbus (off-board) have the prefix
  47. "VME".
  49. The registers are listed in ascending (numerical) order; the definitions
  50. for each register are started with a header eg.
  52.  Register    Register Register          Register
  53.  Mnemonic     Number  Address             Name
  54.     |           |        |                 |
  55.     v           v        v                 v
  56. *****************************************************************
  57. * VIICR        0x01    0x03     VME Interrupter Irq Control Reg *
  58. *****************************************************************
  60. in some cases where a number of registers have the same definitions the
  61. header looks like this eg.
  63. ****************************************************************
  64. * VICR1        0x02    0x07     VME Interrupt Control Reg #1   *
  65. * to                                                           *
  66. * VICR7        0x08    0x1f     VME Interrupt Control Reg #7   *
  67. ****************************************************************
  69. The format of the definitions is as follows; the define name always
  70. starts with the register mnemonic it is associated with. The [7-0]
  71. number at the end of the comment indicates the bit position the define
  72. applies to; the definition ICGICR_IRQ_EN_ICGS3, in the following
  73. example, the 7 applies to bit 7
  74.    | |
  75.    v v
  76.  define ICGICR_IRQ_EN_ICGS3 0x00  * enable  ICGS3 local int 7 *
  78. If the define applies to more than one bit, then the applicable bit
  79. range is specified by two digits; in the following example ICGICR_IRQ_EN_ICGS,
  80. applies to the four bit field, bits 7-4.
  81. |
  82. v
  83.  define ICGICR_IRQ_EN_ICGS 0x00  * enable  all ICGS local int's 74 *
  85. If no bit field is given, then the define applies to the whole register.
  86. */
  88. #ifdef _ASMLANGUAGE
  89. #define CAST
  90. #else
  91. /* #define CAST (UCHAR *) */
  92. #define CAST (char *)
  93. #endif /* _ASMLANGUAGE */
  95. /* on-board access, register definitions */
  97. #define VIC_REG_INTERVAL 4
  99. #ifndef VIC_ADRS /* to permit alternative board addressing */
  100. #define VIC_ADRS(reg)   (CAST (VIC_BASE_ADRS + (reg * VIC_REG_INTERVAL) + 3))
  101. #endif /* VIC_ADRS */
  103. #define VIC_VIICR VIC_ADRS(0x00) /* VME Interrupter Irq Control Reg */
  104. #define VIC_VICR1 VIC_ADRS(0x01) /* VME Interrupt Control Reg #1    */
  105. #define VIC_VICR2 VIC_ADRS(0x02) /* VME Interrupt Control Reg #2    */
  106. #define VIC_VICR3 VIC_ADRS(0x03) /* VME Interrupt Control Reg #3    */
  107. #define VIC_VICR4 VIC_ADRS(0x04) /* VME Interrupt Control Reg #4    */
  108. #define VIC_VICR5 VIC_ADRS(0x05) /* VME Interrupt Control Reg #5    */
  109. #define VIC_VICR6 VIC_ADRS(0x06) /* VME Interrupt Control Reg #6    */
  110. #define VIC_VICR7 VIC_ADRS(0x07) /* VME Interrupt Control Reg #7    */
  111. #define VIC_DSICR VIC_ADRS(0x08) /* DMA Status Int Control Reg      */
  112. #define VIC_LICR1 VIC_ADRS(0x09) /* Local Interrupt Control Reg #1  */
  113. #define VIC_LICR2 VIC_ADRS(0x0a) /* Local Interrupt Control Reg #2  */
  114. #define VIC_LICR3 VIC_ADRS(0x0b) /* Local Interrupt Control Reg #3  */
  115. #define VIC_LICR4 VIC_ADRS(0x0c) /* Local Interrupt Control Reg #4  */
  116. #define VIC_LICR5 VIC_ADRS(0x0d) /* Local Interrupt Control Reg #5  */
  117. #define VIC_LICR6 VIC_ADRS(0x0e) /* Local Interrupt Control Reg #6  */
  118. #define VIC_LICR7 VIC_ADRS(0x0f) /* Local Interrupt Control Reg #7  */
  119. #define VIC_ICGICR VIC_ADRS(0x10) /* ICGS Interrupt Control Reg      */
  120. #define VIC_ICMICR VIC_ADRS(0x11) /* ICMS Interrupt Control Reg      */
  121. #define VIC_EGICR VIC_ADRS(0x12) /* Error Group Int Control Reg     */
  122. #define VIC_ICGIVBR VIC_ADRS(0x13) /* ICGS Interrupt Vector Base Reg  */
  123. #define VIC_ICMIVBR VIC_ADRS(0x14) /* ICMS Interrupt Vector Base Reg  */
  124. #define VIC_LIVBR VIC_ADRS(0x15) /* Local Int Vector Base Reg       */
  125. #define VIC_EGIVBR VIC_ADRS(0x16) /* Error Group Int Vec Base Reg    */
  126. #define VIC_ICSR VIC_ADRS(0x17) /* Interprocessor Comm Switch Reg  */
  127. #define VIC_ICR0 VIC_ADRS(0x18) /* Interprocessor Comm. Reg #0     */
  128. #define VIC_ICR1 VIC_ADRS(0x19) /* Interprocessor Comm. Reg #1     */
  129. #define VIC_ICR2 VIC_ADRS(0x1a) /* Interprocessor Comm. Reg #2     */
  130. #define VIC_ICR3 VIC_ADRS(0x1b) /* Interprocessor Comm. Reg #3     */
  131. #define VIC_ICR4 VIC_ADRS(0x1c) /* Interprocessor Comm. Reg #4     */
  132. #define VIC_ICR5 VIC_ADRS(0x1d) /* Interprocessor Comm. Reg #5     */
  133. #define VIC_ICR6 VIC_ADRS(0x1e) /* Interprocessor Comm. Reg #6     */
  134. #define VIC_ICR7 VIC_ADRS(0x1f) /* Interprocessor Comm. Reg #7     */
  135. #define VIC_VIRSR VIC_ADRS(0x20) /* VME Interrupt Request/Stat. Reg */
  136. #define VIC_VIVR1 VIC_ADRS(0x21) /* VME Interrupt Vector Reg #1     */
  137. #define VIC_VIVR2 VIC_ADRS(0x22) /* VME Interrupt Vector Reg #2     */
  138. #define VIC_VIVR3 VIC_ADRS(0x23) /* VME Interrupt Vector Reg #3     */
  139. #define VIC_VIVR4 VIC_ADRS(0x24) /* VME Interrupt Vector Reg #4     */
  140. #define VIC_VIVR5 VIC_ADRS(0x25) /* VME Interrupt Vector Reg #5     */
  141. #define VIC_VIVR6 VIC_ADRS(0x26) /* VME Interrupt Vector Reg #6     */
  142. #define VIC_VIVR7 VIC_ADRS(0x27) /* VME Interrupt Vector Reg #7     */
  143. #define VIC_TTR VIC_ADRS(0x28) /* Transfer Time-out Reg           */
  144. #define VIC_LBTR VIC_ADRS(0x29) /* Local Bus Timing Reg            */
  145. #define VIC_BTDR VIC_ADRS(0x2a) /* Block Transfer Definition Reg   */
  146. #define VIC_ICR VIC_ADRS(0x2b) /* Interface Configuration Reg     */
  147. #define VIC_ARCR VIC_ADRS(0x2c) /* Arbiter/Requester Config. Reg   */
  148. #define VIC_AMSR VIC_ADRS(0x2d) /* AM Source Reg                   */
  149. #define VIC_BESR VIC_ADRS(0x2e) /* Bus Error Status Reg            */
  150. #define VIC_DSR VIC_ADRS(0x2f) /* DMA Status Reg                  */
  151. #define VIC_SS0CR0 VIC_ADRS(0x30) /* Slave Select 0/Control Reg #0   */
  152. #define VIC_SS0CR1 VIC_ADRS(0x31) /* Slave Select 0/Control Reg #1   */
  153. #define VIC_SS1CR0 VIC_ADRS(0x32) /* Slave Select 1/Control Reg #0   */
  154. #define VIC_SS1CR1 VIC_ADRS(0x33) /* Slave Select 1/Control Reg #1   */
  155. #define VIC_RCR VIC_ADRS(0x34) /* Release Control Reg             */
  156. #define VIC_BTCR VIC_ADRS(0x35) /* Block Transfer Control Reg      */
  157. #define VIC_BTLR0 VIC_ADRS(0x36) /* Block Transfer Length Reg #0    */
  158. #define VIC_BTLR1 VIC_ADRS(0x37) /* Block Transfer Length Reg #1    */
  159. #define VIC_SRR VIC_ADRS(0x38) /* System Reset Reg                */
  161. /* off-board access, register definitions */
  163. #define VME_ICF_REG_INTERVAL 2
  165. #ifndef VME_ICF_ADRS /* to permit alternative off-board addressing */
  166. #define VME_ICF_ADRS(adrs, icf, type, reg) 
  167. (CAST (adrs + icf + (reg * VME_ICF_REG_INTERVAL) + type ))
  168. #endif /* VME_ICF_ADRS */
  170. /* Interprocessor Communication Facility - icf */
  172. #define VME_ICR 0x00 /* IC Registers       ICR0-7  */
  173. #define VME_ICGS 0x10 /* IC Global Switches ICGS0-3 */
  174. #define VME_ICMS 0x20 /* IC Module Switches ICMS0-3 */
  176. /* Type of register access - type */
  178. #define VME_ODD_ADRS 0x01 /* ICR always accessed at odd byte addresses */
  180. #define VME_SET_ADRS 0x01 /* ICGS and ICMS set    switch access */
  181. #define VME_CLR_ADRS 0x00 /* ICGS and ICMS clear  switch access */
  183. #define VME_ICR0(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICR,VME_ODD_ADRS,0)
  184. #define VME_ICR1(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICR,VME_ODD_ADRS,1)
  185. #define VME_ICR2(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICR,VME_ODD_ADRS,2)
  186. #define VME_ICR3(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICR,VME_ODD_ADRS,3)
  187. #define VME_ICR4(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICR,VME_ODD_ADRS,4)
  188. #define VME_ICR5(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICR,VME_ODD_ADRS,5)
  189. #define VME_ICR6(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICR,VME_ODD_ADRS,6)
  190. #define VME_ICR7(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICR,VME_ODD_ADRS,7)
  192. #define VME_ICGS0_SET(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICGS,VME_SET_ADRS,0)
  193. #define VME_ICGS0_CLR(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICGS,VME_CLR_ADRS,0)
  194. #define VME_ICGS1_SET(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICGS,VME_SET_ADRS,1)
  195. #define VME_ICGS1_CLR(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICGS,VME_CLR_ADRS,1)
  196. #define VME_ICGS2_SET(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICGS,VME_SET_ADRS,2)
  197. #define VME_ICGS2_CLR(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICGS,VME_CLR_ADRS,2)
  198. #define VME_ICGS3_SET(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICGS,VME_SET_ADRS,3)
  199. #define VME_ICGS3_CLR(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICGS,VME_CLR_ADRS,3)
  201. #define VME_ICMS0_SET(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICMS,VME_SET_ADRS,0)
  202. #define VME_ICMS0_CLR(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICMS,VME_CLR_ADRS,0)
  203. #define VME_ICMS1_SET(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICMS,VME_SET_ADRS,1)
  204. #define VME_ICMS1_CLR(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICMS,VME_CLR_ADRS,1)
  205. #define VME_ICMS2_SET(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICMS,VME_SET_ADRS,2)
  206. #define VME_ICMS2_CLR(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICMS,VME_CLR_ADRS,2)
  207. #define VME_ICMS3_SET(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICMS,VME_SET_ADRS,3)
  208. #define VME_ICMS3_CLR(baseAdrs) VME_ICF_ADRS(baseAdrs,VME_ICMS,VME_CLR_ADRS,3)
  210. /****************************************************************
  211. * VIICR        0x00    0x03     VME Interrupter Irq Control Reg *
  212. *****************************************************************/
  214. #define VIICR_IRQ_LVL_MASK 0x07 /* local interrupt level mask 7 */
  215. #define VIICR_IRQ_DISABLE 0x80 /* disable interrupter IRQ      7 */
  217. /***************************************************************
  218. * VICR1        0x01    0x07     VME Interrupt Control Reg #1   *
  219. * to                                                           *
  220. * VICR7        0x07    0x1f     VME Interrupt Control Reg #7   *
  221. ****************************************************************/
  223. #define VICR_IRQ_LVL_MASK 0x07 /* local interrupt level mask 7 */
  224. #define VICR_IRQ_DISABLE 0x80 /* disable interrupt IRQ 7 */
  226. /***************************************************************
  227. * DSICR        0x08    0x23     DMA Status Int Control Reg     *
  228. ****************************************************************/
  230. #define DSICR_IRQ_LVL_MASK 0x07 /* local interrupt level mask 7 */
  231. #define DSICR_IRQ_DISABLE 0x80 /* disable DMA termination IRQ 7 */
  233. /***************************************************************
  234. * LICR1        0x09    0x27     Local Interrupt Control Reg #1 *
  235. * to                                                           *
  236. * LICR7        0x0f    0x3f     Local Interrupt Control Reg #7 *
  237. ****************************************************************/
  239. #define LICR_IRQ_LVL_MASK 0x07 /* local interrupt level mask   */
  240. #define LICR_IRQ_STATE 0x08 /* LIRQ(i) state 3 */
  241. #define LICR_IRQ_VEC_DEV 0x00 /* device supplies vector 4 */
  242. #define LICR_IRQ_VEC_VIC 0x10 /* VIC supplies vector 4 */
  243. #define LICR_IRQ_LEVEL 0x00 /* level sensitive 5 */
  244. #define LICR_IRQ_EDGE 0x20 /* edge sensitive 5 */
  245. #define LICR_IRQ_ACTIVEL 0x00 /* active low 6 */
  246. #define LICR_IRQ_ACTIVEH 0x40 /* active high 6 */
  247. #define LICR_IRQ_ENABLE 0x00 /* enable  IRQ 7 */
  248. #define LICR_IRQ_DISABLE 0x80 /* disable IRQ 7 */
  250. /***************************************************************
  251. * ICGICR       0x10    0x43     ICGS Interrupt Control Reg     *
  252. ****************************************************************/
  254. #define ICGICR_IRQ_LVL_MASK 0x07 /* local interrupt level mask   */
  255. #define ICGICR_IRQ_ICGS0_ENA 0x00 /* enable  ICGS0 local interrpt 4 */
  256. #define ICGICR_IRQ_ICGS0_DIS 0x10 /* disable ICGS0 local interrpt 4 */
  257. #define ICGICR_IRQ_ICGS1_ENA 0x00 /* enable  ICGS1 local interrpt 5 */
  258. #define ICGICR_IRQ_ICGS1_DIS    0x20 /* disable ICGS1 local interrpt 5 */
  259. #define ICGICR_IRQ_ICGS2_ENA 0x00 /* enable  ICGS2 local interrpt 6 */
  260. #define ICGICR_IRQ_ICGS2_DIS 0x40 /* disable ICGS2 local interrpt 6 */
  261. #define ICGICR_IRQ_ICGS3_ENA 0x00 /* enable  ICGS3 local interrpt 7 */
  262. #define ICGICR_IRQ_ICGS3_DIS 0x80 /* disable ICGS3 local interrpt 7 */
  264. /***************************************************************
  265. * ICMICR       0x11    0x47     ICMS Interrupt Control Reg     *
  266. ****************************************************************/
  268. #define ICMICR_IRQ_LVL_MASK 0x07 /* local interrupt level mask   */
  269. #define ICMICR_IRQ_ICMS0_DIS 0x10 /* disable ICMS0 local interrpt 4 */
  270. #define ICMICR_IRQ_ICMS1_DIS 0x20 /* disable ICMS1 local interrpt 5 */
  271. #define ICMICR_IRQ_ICMS2_DIS 0x40 /* disable ICMS2 local interrpt 6 */
  272. #define ICMICR_IRQ_ICMS3_DIS 0x80 /* disable ICMS3 local interrpt 7 */
  274. /***************************************************************
  275. * EGICR        0x12    0x4b     Error Group Int Control Reg    *
  276. ****************************************************************/
  278. #define EGICR_IRQ_LVL_MASK 0x07 /* local interrupt level mask   */
  279. #define EGICR_IRQ_SYSFAIL_ENA 0x00 /* enable  SYSFAIL* local int 4 */
  280. #define EGICR_IRQ_SYSFAIL_DIS 0x10 /* disable SYSFAIL* local int 4 */
  281. #define EGICR_IRQ_ABTTO_ENA 0x00 /* enable  arbitration time out 5 */
  282. #define EGICR_IRQ_ABTTO_DIS 0x20 /* disable arbitration time out 5 */
  283. #define EGICR_IRQ_WPFAIL_ENA 0x00 /* enable  write post fail 6 */
  284. #define EGICR_IRQ_WPFAIL_DIS 0x40 /* disable write post fail 6 */
  285. #define EGICR_IRQ_ACFAIL_ENA 0x00 /* enable  ACFAIL* local int 7 */
  286. #define EGICR_IRQ_ACFAIL_DIS 0x80 /* disable ACFAIL* local int 7 */
  288. /***************************************************************
  289. * ICGIVBR      0x13    0x4f     ICGS Interrupt Vector Base Reg *
  290. ****************************************************************/
  292. /* Identity of interrupting ICGS (read only) */
  294. #define ICGIVBR_ICGS0 0x00 /* ICGS0 10 */
  295. #define ICGIVBR_ICGS1 0x01 /* ICGS1 10 */
  296. #define ICGIVBR_ICGS2 0x02 /* ICGS2 10 */
  297. #define ICGIVBR_ICGS3 0x03 /* ICGS3 10 */
  298. #define ICGIVBR_VEC_MASK 0xfc /* ICGS vector base mask   */
  300. /***************************************************************
  301. * ICMIVBR      0x14    0x53     ICMS Interrupt Vector Base Reg *
  302. ****************************************************************/
  304. /* Identity of interrupting ICMS (read only) */
  306. #define ICMIVBR_ICMS0 0x00 /* ICMS0 10 */
  307. #define ICMIVBR_ICMS1 0x01 /* ICMS1 10 */
  308. #define ICMIVBR_ICMS2 0x02 /* ICMS2 10 */
  309. #define ICMIVBR_ICMS3 0x03 /* ICMS3 10 */
  310. #define ICMIVBR_VEC_MASK 0xfc /* ICMI vector base mask   */
  312. /***************************************************************
  313. * LIVBR        0x15    0x57     Local Int Vector Base Reg      *
  314. ****************************************************************/
  316. /* Identity of local interrupt (read only) */
  318. #define LIVBR_LIRQ1 0x01 /* LIRQ1 20 */
  319. #define LIVBR_LIRQ2 0x02 /* LIRQ2 20 */
  320. #define LIVBR_LIRQ3 0x03 /* LIRQ3 20 */
  321. #define LIVBR_LIRQ4 0x04 /* LIRQ4 20 */
  322. #define LIVBR_LIRQ5 0x05 /* LIRQ5 20 */
  323. #define LIVBR_LIRQ6 0x06 /* LIRQ6 20 */
  324. #define LIVBR_LIRQ7 0x07 /* LIRQ7 20 */
  325. #define LIVBR_VEC_MASK 0xf8 /* LIRQ vector base mask   */
  327. /***************************************************************
  328. * EGIVBR       0x16    0x5b     Error Group Int Vec Base Reg   *
  329. ****************************************************************/
  331. /* Error Conditions (read only) */
  333. #define EGIVBR_ACFAIL 0x00 /* ACFAIL* error condition 20 */
  334. #define EGIVBR_WPFAIL 0x01 /* write post fail error cond 20 */
  335. #define EGIVBR_ABTTO 0x02 /* arbitration time out err con 20 */
  336. #define EGIVBR_SYSFAIL 0x03 /* SYSFAIL* error condition 20 */
  337. #define EGIVBR_VIIA 0x04 /* VMEbus Interrupter Interrupt 20 */
  338. /* Acknowledge error condition 20 */
  339. #define EGIVBR_DMAI 0x05 /* DMA Interrupt 20 */
  340. #define EGIVBR_VEC_MASK 0xf8 /* EGIRQ vector base mask   */
  342. /***************************************************************
  343. * ICSR         0x17    0x5f     Interprocessor Comm Switch Reg *
  344. ****************************************************************/
  346. #define ICSR_ICMS0 0x01 /* set   ICMS0  0 */
  347. #define ICSR_ICMS1 0x02 /* set   ICMS1  1 */
  348. #define ICSR_ICMS2 0x04 /* set   ICMS2  2 */
  349. #define ICSR_ICMS3 0x08 /* set   ICMS3  3 */
  351. /* ICGS (read only) */
  353. #define ICSR_ICGS0 0x10 /* set   ICGS0  4 */
  354. #define ICSR_ICGS1 0x20 /* set   ICGS1  5 */
  355. #define ICSR_ICGS2 0x40 /* set   ICGS2  6 */
  356. #define ICSR_ICGS3 0x80 /* set   ICGS3  7 */
  358. /***************************************************************
  359. * ICR0         0x18    0x63     Interprocessor Comm. Reg #0    *
  360. * to                                                           *
  361. * ICR4         0x1c    0x73     Interprocessor Comm. Reg #4    *
  362. ****************************************************************/
  364. /* none */
  366. /***************************************************************
  367. * ICR5         0x1d    0x77     Interprocessor Comm. Reg #5    *
  368. *                               (VIC ID Register)        *
  369. ****************************************************************/
  371. /* none - revisions are referred to by the hex code */
  373. /***************************************************************
  374. * ICR6         0x1e    0x7b     Interprocessor Comm. Reg #6    *
  375. ****************************************************************/
  377. /* XXX should the following fields be 6 or 7 bits wide ? */
  379. #define ICR6_HALT 0x3d /* VIC detected VME HALT   50 */
  380. #define ICR6_IRESET 0x3e /* VIC performing reset function  50 */
  381. #define ICR6_SYSRESET 0x3f /* VMEbus SYSRESET   50 */
  382. #define ICR6_HALT_IRESET 0x40 /* VMEbus HALT or IRESET asserted  6 */
  383. #define ICR6_SYSFAIL 0x40 /* assert SYSFAIL    6 */
  384. #define ICR6_ACFAIL 0x80 /* ACFAIL state    7 */
  386. /***************************************************************
  387. * ICR7         0x1f    0x7f     Interprocessor Comm. Reg #7    *
  388. ****************************************************************/
  390. #define ICR7_ICR0 0x01 /* ICR0 semaphore 0 */
  391. #define ICR7_ICR1 0x02 /* ICR1 semaphore 1 */
  392. #define ICR7_ICR2 0x04 /* ICR2 semaphore 2 */
  393. #define ICR7_ICR3 0x08 /* ICR3 semaphore 3 */
  394. #define ICR7_ICR4 0x10 /* ICR4 semaphore 4 */
  395. #define ICR7_MASTER     0x20    /* the VIC is VMEbus master     5 */
  396. #define ICR7_RESET 0x40 /* assert  RESET* and HALT*  6 */
  397. #define ICR7_SYSFAIL_INH 0x80 /* inhibit SYSFAIL* assertion 7 */
  399. /*****************************************************************
  400. * VIRSR        0x20    0x83     VME Interrupt Request/Status Reg *
  401. ******************************************************************/
  403. #define VIRSR_IRQ_ENA 0x01     /* VMEbus interrupt enable  0 */
  404. #define VIRSR_IRQ1 0x02     /* assert on VMEbus, VME IRQ 1 1 */
  405. #define VIRSR_IRQ2 0x04     /* assert on VMEbus, VME IRQ 2 2 */
  406. #define VIRSR_IRQ3 0x08     /* assert on VMEbus, VME IRQ 3 3 */
  407. #define VIRSR_IRQ4 0x10     /* assert on VMEbus, VME IRQ 4 4 */
  408. #define VIRSR_IRQ5 0x20     /* assert on VMEbus, VME IRQ 5 5 */
  409. #define VIRSR_IRQ6 0x40     /* assert on VMEbus, VME IRQ 6 6 */
  410. #define VIRSR_IRQ7 0x80     /* assert on VMEbus, VME IRQ 7 7 */
  412. /***************************************************************
  413. * VIVR1        0x21    0x87     VME Interrupt Vector Reg #1    *
  414. * to                                                           *
  415. * VIVR7        0x27    0xaf     VME Interrupt Vector Reg #7    *
  416. ****************************************************************/
  418. /* none */
  420. /***************************************************************
  421. * TTR          0x28    0xa3     Transfer Time-out Reg          *
  422. ****************************************************************/
  424. #define TTR_VTO_ACQ_EXC 0x00 /* exclude aquisition time  0 */
  425. #define TTR_VTO_ACQ_INC 0x01 /* include aquisition time  0 */
  426. #define TTR_ARBTO 0x02 /* arbitration timeout occured  1 */
  427. #define TTR_LTO_4 0x00 /* local 4 us time out 42 */
  428. #define TTR_LTO_16 0x04 /* local 16 us time out  42 */
  429. #define TTR_LTO_32 0x08 /* local 32 us time out  42 */
  430. #define TTR_LTO_64 0x0c /* local 64 us time out 42 */
  431. #define TTR_LTO_128 0x10 /* local 128 us time out 42 */
  432. #define TTR_LTO_256 0x14 /* local 256 us time out 42 */
  433. #define TTR_LTO_512 0x18 /* local 512 us time out 42 */
  434. #define TTR_LTO_INF 0x1c /* local infinite time out 42 */
  435. #define TTR_VTO_4 0x00 /* VMEbus 4 us time out 75 */
  436. #define TTR_VTO_16 0x20 /* VMEbus 16 us time out 75 */
  437. #define TTR_VTO_32 0x40 /* VMEbus 32 us time out 75 */
  438. #define TTR_VTO_64 0x60 /* VMEbus 64 us time out 75 */
  439. #define TTR_VTO_128 0x80 /* VMEbus 128 us time out 75 */
  440. #define TTR_VTO_256 0xa0 /* VMEbus 256 us time out 75 */
  441. #define TTR_VTO_512 0xc0 /* VMEbus 512 us time out 75 */
  442. #define TTR_VTO_INF 0xe0 /* VMEbus infinite time out 75 */
  444. /***************************************************************
  445. * LBTR         0x29    0xa7     Local Bus Timing Reg           *
  446. ****************************************************************/
  448. #define LBTR_PASL_2 0x00 /* PAS low 2 * 64 MHz clocks 30 */
  449. #define LBTR_PASL_3 0x01 /* PAS low 3 * 64 MHz clocks 30 */
  450. #define LBTR_PASL_4 0x02 /* PAS low 4 * 64 MHz clocks 30 */
  451. #define LBTR_PASL_5 0x03 /* PAS low 5 * 64 MHz clocks 30 */
  452. #define LBTR_PASL_6 0x04 /* PAS low 6 * 64 MHz clocks 30 */
  453. #define LBTR_PASL_7 0x05 /* PAS low 7 * 64 MHz clocks 30 */
  454. #define LBTR_PASL_8 0x06 /* PAS low 8 * 64 MHz clocks 30 */
  455. #define LBTR_PASL_9 0x07 /* PAS low 9 * 64 MHz clocks 30 */
  456. #define LBTR_PASL_10 0x08 /* PAS low 10 * 64 MHz clocks 30 */
  457. #define LBTR_PASL_11 0x09 /* PAS low 11 * 64 MHz clocks 30 */
  458. #define LBTR_PASL_12 0x0a /* PAS low 12 * 64 MHz clocks 30 */
  459. #define LBTR_PASL_13 0x0b /* PAS low 13 * 64 MHz clocks 30 */
  460. #define LBTR_PASL_14 0x0c /* PAS low 14 * 64 MHz clocks 30 */
  461. #define LBTR_PASL_15 0x0d /* PAS low 15 * 64 MHz clocks 30 */
  462. #define LBTR_PASL_16 0x0e /* PAS low 16 * 64 MHz clocks 30 */
  463. #define LBTR_PASL_17 0x0f /* PAS low 17 * 64 MHz clocks 30 */
  465. #define LBTR_DS_1 0x00 /* DS 1 * 64 MHz clocks   4 */
  466. #define LBTR_DS_2 0x10 /* DS 2 * 64 MHz clocks   4 */
  468. #define LBTR_PASH_1 0x00 /* PAS high 1 * 64 MHz clocks 75 */
  469. #define LBTR_PASH_2 0x20 /* PAS high 2 * 64 MHz clocks 75 */
  470. #define LBTR_PASH_3 0x40 /* PAS high 3 * 64 MHz clocks 75 */
  471. #define LBTR_PASH_4 0x60 /* PAS high 4 * 64 MHz clocks 75 */
  472. #define LBTR_PASH_5 0x80 /* PAS high 5 * 64 MHz clocks 75 */
  473. #define LBTR_PASH_6 0xa0 /* PAS high 6 * 64 MHz clocks 75 */
  474. #define LBTR_PASH_7 0xc0 /* PAS high 7 * 64 MHz clocks 75 */
  475. #define LBTR_PASH_8 0xe0 /* PAS high 8 * 64 MHz clocks 75 */
  477. /***************************************************************
  478. * BTDR         0x2a    0xab     Block Transfer Definition Reg  *
  479. ****************************************************************/
  481. #define BTDR_DPADEN 0x01 /* enable dual path DPADEN 0 */
  482. #define BTDR_AMSR 0x02 /* use AMSR for BT add modifier 1 */
  483. #define BTDR_LBTDMA_ENA 0x04 /* enable local BT 256 byte DMA 2 */
  484. #define BTDR_VBTDMA_ENA 0x08    /* enable  VME BT 256 byte DMA 3 */
  486. /***************************************************************
  487. * ICR          0x2b    0xaf     Interface Configuration Reg    *
  488. ****************************************************************/
  490. #define ICR_SCON 0x01 /* system controller pin           0 */
  491. #define ICR_TURBO 0x02 /* speed up transfers              1 */
  492. #define ICR_MORE_SETTLE_TIME 0x04 /* add 1 64 MHz intvl to async pins2 */
  493. #define ICR_DLK_RMC_NO_RETRY 0x08 /* enable deadlock signalling      3 */
  494. #define ICR_DLK_RETRY 0x10 /* signal deadlock with HALT*      4 */
  495. #define ICR_REQ_RMC 0x20 /* request bus if RMC* is asserted 5 */
  496. #define ICR_AS_STRETCH 0x40 /* strech AS*                      6 */
  497. #define ICR_AS_SIZE 0x80 /* use size information for AS*    7 */
  499. /***************************************************************
  500. * ARCR         0x2c    0xb3     Arbiter/Requester Config. Reg  *
  501. ****************************************************************/
  503. #define ARCR_NOT_FAIR 0x00 /* disable fairness               30 */
  504. #define ARCR_NO_TOUT 0x0f /* disable timeout                30 */
  505. #define ARCR_DRAM_REFRESH 0x10 /* enable DRAM refresh             4 */
  507. #define ARCR_VBRL_BR0 0x00 /* VME bus request level BR0      65 */
  508. #define ARCR_VBRL_BR1 0x20 /* VME bus request level BR1      65 */
  509. #define ARCR_VBRL_BR2 0x40 /* VME bus request level BR2      65 */
  510. #define ARCR_VBRL_BR3 0x60 /* VME bus request level BR3      65 */
  512. #define ARCR_RND_ROBIN 0x00 /* select round robin arbitration  7 */
  513. #define ARCR_PRIORITY 0x80 /* select priority arbitration     7 */
  515. /***************************************************************
  516. * AMSR         0x2d    0xb7     AM Source Reg                  *
  517. ****************************************************************/
  519. /* Extended (A32) address modifier codes   */
  521. #define AMSR_EXT_USR_DATA 0x09 /* user data        50 */
  522. #define AMSR_EXT_USR_PROG 0x0a /* user program access        50 */
  523. #define AMSR_EXT_USR_BLOCK 0x0b /* user block transfer access  50 */
  524. #define AMSR_EXT_SPR_DATA 0x0d /* supervisory data access     50 */
  525. #define AMSR_EXT_SPR_PROG 0x0e /* supervisory program access  50 */
  526. #define AMSR_EXT_SPR_BLOCK 0x0f /* super block transfer access 50 */
  528. /* AMSR_Short (A16) address modifier codes      */
  530. #define AMSR_SHT_USR_ACCESS 0x29 /* user access                 50 */
  531. #define AMSR_SHT_SPR_ACCESS 0x2d /* supervisory access          50 */
  533. /* AMSR_Standard (A24) address modifier codes   */
  535. #define AMSR_STD_USR_DATA 0x39    /* user data                   50 */
  536. #define AMSR_STD_USR_PROG 0x3a    /* user program access         50 */
  537. #define AMSR_STD_USR_BLOCK 0x3b    /* user block transfer access  50 */
  538. #define AMSR_STD_SPR_DATA 0x3d    /* supervisory data access     50 */
  539. #define AMSR_STD_SPR_PROG 0x3e    /* supervisory program access  50 */
  540. #define AMSR_STD_SPR_BLOCK 0x3f    /* super block transfer access 50 */
  542. /* AMSR_during slave access/cycles   */
  544. #define AMSR_SLV_CMP_ALL 0x00 /* all 6 add modifier bits comp    6 */
  545. #define AMSR_SLV_CMP_3MSB 0x40 /* only 3 most significant add    6 */
  546. /* modifier bits compared      */
  548. /* Master access/cycles      */
  550. #define AMSR_MSTR_CMP_ALL 0x00 /* all 6 add modifier bits used    7 */
  551. #define AMSR_MSTR_CMP_3MSB 0x80 /* only 3 most significant add    7 */
  552. /* modifier bits used      */
  554. /***************************************************************
  555. * BESR         0x2e    0xbb     Bus Error Status Reg           *
  556. ****************************************************************/
  558. #define BESR_LBTOA 0x01 /* local  bus time out during 0 */
  559. /* attempted acquisition   */
  560. #define BESR_SA_SLSEL1 0x02 /* self-access by SLSEL1 1 */
  561. #define BESR_SA_SLSEL0 0x04 /* self-access by SLSEL0 2 */
  562. #define BESR_LBTO 0x08 /* local  bus time out 3 */
  563. #define BESR_VBTO 0x10 /* VMEbus time out (bus master) 4 */
  564. #define BESR_VBERR 0x20 /* VMEbus bus error BERR* 5 */
  565. #define BESR_LBERR 0x40 /* local  bus error LBERR* 6 */
  566. #define BESR_MASTER 0x80 /* the VIC is VMEbus master 7 */
  568. /***************************************************************
  569. * DSR          0x2f    0xbf     DMA Status Reg                 *
  570. ****************************************************************/
  572. #define DSR_INTER_DMA 0x01 /* interleaved DMA in progress 0 */
  573. #define DSR_LBERR_DMA 0x02 /* local  bus error LBERR* during DMA 1 */
  574. #define DSR_VBERR_DMA 0x04 /* VMEbus bus error BERR*  during DMA 2 */
  575. #define DSR_LBERR 0x08 /* local  bus error LBERR* asserted     3 */
  576. #define DSR_VBERR 0x10 /* VMEbus bus error BERR*  asserted 4 */
  577. #define DSR_BTDMA 0x60 /* VME/local 256 byte address error    65 */
  578. #define DSR_MASTER_WP 0x80 /* master write post info is stored 7 */
  580. /****************************************************************/
  581. /* SS0CR0       0x30    0xc3     Slave Select 0/Control Reg #0  */
  582. /* and */
  583. /* SS1CR0       0x32    0xcb     Slave Select 1/Control Reg #0  */
  584. /****************************************************************/
  586. /* SS0CR0 and SS1CR0 */
  588. #define SSCR0_BLT_NONE 0x00 /* no block transfer allowed    10 */
  589. #define SSCR0_BLT_LOCAL 0x01 /* emulate blck trans on local bus 10 */
  590. #define SSCR0_BLT_ACC 0x02 /* accelerated block transfer      10 */
  592. #define SSCR0_ASIZ_A32 0x00 /* A32   address size    32 */
  593. #define SSCR0_ASIZ_A24 0x04 /* A24   address size    32 */
  594. #define SSCR0_ASIZ_A16 0x08 /* A16   address size    32 */
  595. #define SSCR0_ASIZ_AMREG 0x0c /* use Addr Modifier source reg    32 */
  597. #define SSCR0_SLSEL_D32 0x10 /* D32 SLSEL[01]* data size     4 */
  598. #define SSCR0_SLSEL_D16 0x00 /* D32 SLSEL[01]* data size     4 */
  600. #define SSCR0_SLSEL_SPR 0x20 /* supervisory SLSEL[01]* access only  5 */
  601. #define SSCR0_SLSEL_ALL 0x00 /* all modes   SLSEL[01]* access     5 */
  603. /* SS1CR0 */
  605. #define SSCR0_MASTER_WP      0x40    /* enable master write posting     6 */
  606. #define SSCR0_MASTER_NWP      0x00    /* no     master write posting     6 */
  608. #define SSCR0_SLAVE_WP       0x80    /* enable slave  write posting     7 */
  609. #define SSCR0_SLAVE_NWP       0x00    /* no     slave  write posting     7 */
  611. /* SS0CR0 */
  613. #define SSCR0_TIMER_MASK 0x3f /* timer field mask                   */
  614. #define SSCR0_TIMER_DIS 0x00 /* timer disabled    76 */
  615. #define SSCR0_TIMER_50 0x40 /* 50  Hz timer (output on LIRQ2*) 76 */
  616. #define SSCR0_TIMER_1000 0x80 /* 1000 Hz timer (outpt on LIRQ2*) 76 */
  617. #define SSCR0_TIMER_100 0xc0 /* 100 Hz timer (output on LIRQ2*) 76 */
  619. /***************************************************************
  620. * SS0CR1       0x31    0xc7     Slave Select 0/Control Reg #1  *
  621. * and        *
  622. * SS1CR1       0x33    0xcf     Slave Select 1/Control Reg #1  *
  623. ****************************************************************/
  625. #define SSCR1_DTACK_0 0x00 /* 0   x 64 Mhz DTACK* delay 30 */
  626. #define SSCR1_DTACK_2 0x01 /* 2   x 64 Mhz DTACK* delay 30 */
  627. #define SSCR1_DTACK_25 0x02 /* 2.5 x 64 Mhz DTACK* delay 30 */
  628. #define SSCR1_DTACK_3 0x03 /* 3   x 64 Mhz DTACK* delay 30 */
  629. #define SSCR1_DTACK_35 0x04 /* 3.5 x 64 Mhz DTACK* delay 30 */
  630. #define SSCR1_DTACK_4 0x05 /* 4   x 64 Mhz DTACK* delay 30 */
  631. #define SSCR1_DTACK_45 0x06 /* 4.5 x 64 Mhz DTACK* delay 30 */
  632. #define SSCR1_DTACK_5 0x07 /* 5   x 64 Mhz DTACK* delay 30 */
  633. #define SSCR1_DTACK_55 0x08 /* 5.5 x 64 Mhz DTACK* delay 30 */
  634. #define SSCR1_DTACK_6 0x09 /* 6   x 64 Mhz DTACK* delay 30 */
  635. #define SSCR1_DTACK_65 0x0a /* 6.5 x 64 Mhz DTACK* delay 30 */
  636. #define SSCR1_DTACK_7 0x0b /* 7   x 64 Mhz DTACK* delay 30 */
  637. #define SSCR1_DTACK_75 0x0c /* 7.5 x 64 Mhz DTACK* delay 30 */
  638. #define SSCR1_DTACK_8 0x0d /* 8   x 64 Mhz DTACK* delay 30 */
  639. #define SSCR1_DTACK_85 0x0e /* 8.5 x 64 Mhz DTACK* delay 30 */
  640. #define SSCR1_DTACK_9 0x0f /* 9   x 64 Mhz DTACK* delay 30 */
  642. #define SSCR1_DSACK_0 0x00 /* 0   x 64 Mhz DTACK* delay 74 */
  643. #define SSCR1_DSACK_2 0x10 /* 2   x 64 Mhz DTACK* delay 74 */
  644. #define SSCR1_DSACK_25 0x20 /* 2.5 x 64 Mhz DTACK* delay 74 */
  645. #define SSCR1_DSACK_3 0x30 /* 3   x 64 Mhz DTACK* delay 74 */
  646. #define SSCR1_DSACK_35 0x40 /* 3.5 x 64 Mhz DTACK* delay 74 */
  647. #define SSCR1_DSACK_4 0x50 /* 4   x 64 Mhz DTACK* delay 74 */
  648. #define SSCR1_DSACK_45 0x60 /* 4.5 x 64 Mhz DTACK* delay 74 */
  649. #define SSCR1_DSACK_5 0x70 /* 5   x 64 Mhz DTACK* delay 74 */
  650. #define SSCR1_DSACK_55 0x80 /* 5.5 x 64 Mhz DTACK* delay 74 */
  651. #define SSCR1_DSACK_6 0x90 /* 6   x 64 Mhz DTACK* delay 74 */
  652. #define SSCR1_DSACK_65 0xa0 /* 6.5 x 64 Mhz DTACK* delay 74 */
  653. #define SSCR1_DSACK_7 0xb0 /* 7   x 64 Mhz DTACK* delay 74 */
  654. #define SSCR1_DSACK_75 0xc0 /* 7.5 x 64 Mhz DTACK* delay 74 */
  655. #define SSCR1_DSACK_8 0xd0 /* 8   x 64 Mhz DTACK* delay 74 */
  656. #define SSCR1_DSACK_85 0xe0 /* 8.5 x 64 Mhz DTACK* delay 74 */
  657. #define SSCR1_DSACK_9 0xf0 /* 9   x 64 Mhz DTACK* delay 74 */
  659. /***************************************************************
  660. * RCR          0x34    0xd3     Release Control Reg            *
  661. ****************************************************************/
  663. #define RCR_ROR 0x00 /* release on request 76 */
  664. #define RCR_RWD 0x40 /* release when done 76 */
  665. #define RCR_ROC 0x80 /* release on BCLR* 76 */
  666. #define RCR_BCAP 0xc0 /* bus capture and hold 76 */
  668. /***************************************************************
  669. * BTCR         0x35    0xd7     Block Transfer Control Reg     *
  670. ****************************************************************/
  672. #define BTCR_LCIP_MASK 0x0f /* local cycle interl've period mk 30 */
  674. #define BTCR_DMA_WRITE 0x10 /* write DMA enable     4 */
  676. /* Note: bits 7, 6 and 5 are mutually exclusive        */
  678. #define BTCR_MBT 0x20 /* enable   MOVEM type block trsfer 5 */
  679. #define BTCR_VDMA_GO 0x40 /* initiate VME   DMA block trsfer  6 */
  680. #define BTCR_LDMA_GO 0x80 /* initiate local DMA block trsfer  7 */
  682. /***************************************************************
  683. * BTLR0        0x36    0xdb     Block Transfer Length Reg #0   *
  684. * and        *
  685. * BTLR1        0x37    0xdf     Block Transfer Length Reg #1   *
  686. ****************************************************************/
  688. /* none */
  690. /***************************************************************
  691. * SRR          0x38    0xe3     System Reset Reg               *
  692. ****************************************************************/
  694. #define SRR_SYSRESET 0xf0 /* assert SYSRESET on the VMEbus and */
  695. /* reset all reset-able VIC registers */
  697. #ifdef __cplusplus
  698. }
  699. #endif
  701. #endif /* __INCvic068h */