开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
m8260CpmMux.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：12k
源码类别：

VxWorks

开发平台：

C/C++

m8260CpmMux.h：源码内容
  1. /* m8260Mux.h - Motorola MPC8260 CPM Multiplexor header file */
  3. /* Copyright 1984-1999 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01a,12sep99,ms_  created from m8260Cpm.h, 01d.
  9. */
  11. /*
  12.  * This file contains constants for the Communications Processor Module's
  13.  * Multiplexor (CMX) in the Motorola MPC8260 PowerQUICC II integrated 
  14.  * Communications Processor
  15.  */
  17. #ifndef __INCm8260CpmMuxh
  18. #define __INCm8260CpmMuxh
  20. #ifdef __cplusplus
  21. extern "C" {
  22. #endif
  23.     
  24. #ifndef M8260ABBREVIATIONS
  25. #define M8260ABBREVIATIONS
  27. #ifdef  _ASMLANGUAGE
  28. #define CAST(x)
  29. #else /* _ASMLANGUAGE */
  30. typedef volatile UCHAR VCHAR;   /* shorthand for volatile UCHAR */
  31. typedef volatile INT32 VINT32; /* volatile unsigned word */
  32. typedef volatile INT16 VINT16; /* volatile unsigned halfword */
  33. typedef volatile INT8 VINT8;   /* volatile unsigned byte */
  34. typedef volatile UINT32 VUINT32; /* volatile unsigned word */
  35. typedef volatile UINT16 VUINT16; /* volatile unsigned halfword */
  36. typedef volatile UINT8 VUINT8;   /* volatile unsigned byte */
  37. #define CAST(x) (x)
  38. #endif  /* _ASMLANGUAGE */
  40. #endif /* M8260ABBREVIATIONS */
  42. /*
  43.  * MPC8260 internal register/memory map (section 17 of prelim. spec)
  44.  * note that these are offsets from the value stored in the IMMR
  45.  * register. Also note that in the MPC8260, the IMMR is not a special
  46.  * purpose register, but it is memory mapped.
  47.  */
  48.  
  49. /* CPM mux FCC clock route register */
  51. #define M8260_CMXFCR(base)   (CAST(VUINT32 *)((base) + 0x11B04))
  53. /* CPM mux SCC clock route register */
  55. #define M8260_CMXSCR(base)   (CAST(VUINT32 *)((base) + 0x11B08))
  56.  
  57. /* CMX FCC Clock Route Register bit definition (CMXFCR - 0x11B04) */
  59. #define M8260_CMXFCR_GR1 0x80000000 /* Grant Support of FCC1 */
  60. #define M8260_CMXFCR_FC1_MUX 0x40000000 /* FCC1 Connection - mux SI */
  61. #define M8260_CMXFCR_R1CS_MSK 0x38000000 /* FCC1 Receive Clock Source */
  62. #define M8260_CMXFCR_R1CS_BRG5 0x00000000 /* BRG5 clock source */
  63. #define M8260_CMXFCR_R1CS_BRG6 0x08000000 /* BRG6 clock source */
  64. #define M8260_CMXFCR_R1CS_BRG7 0x10000000 /* BRG7 clock source */
  65. #define M8260_CMXFCR_R1CS_BRG8 0x18000000 /* BRG8 clock source */
  66. #define M8260_CMXFCR_R1CS_CLK9 0x20000000 /* CLK9 clock source */
  67. #define M8260_CMXFCR_R1CS_CLK10 0x28000000 /* CLK10 clock source */
  68. #define M8260_CMXFCR_R1CS_CLK11 0x30000000 /* CLK11 clock source */
  69. #define M8260_CMXFCR_R1CS_CLK12 0x38000000 /* CLK12 clock source */
  70. #define M8260_CMXFCR_T1CS_MSK 0x07000000 /* FCC1 Transmit Clock Source */
  71. #define M8260_CMXFCR_T1CS_BRG5 0x00000000 /* BRG5 clock source */
  72. #define M8260_CMXFCR_T1CS_BRG6 0x01000000 /* BRG6 clock source */
  73. #define M8260_CMXFCR_T1CS_BRG7 0x02000000 /* BRG7 clock source */
  74. #define M8260_CMXFCR_T1CS_BRG8 0x03000000 /* BRG8 clock source */
  75. #define M8260_CMXFCR_T1CS_CLK9 0x04000000 /* CLK9 clock source */
  76. #define M8260_CMXFCR_T1CS_CLK10 0x05000000 /* CLK10 clock source */
  77. #define M8260_CMXFCR_T1CS_CLK11 0x06000000 /* CLK11 clock source */
  78. #define M8260_CMXFCR_T1CS_CLK12 0x07000000 /* CLK12 clock source */
  80. #define M8260_CMXFCR_GR2 0x00800000 /* Grant Support of FCC2 */
  81. #define M8260_CMXFCR_FC2_MUX 0x00400000 /* FCC2 Connection - mux SI */
  82. #define M8260_CMXFCR_R2CS_MSK 0x00380000 /* FCC2 Receive Clock Source */
  83. #define M8260_CMXFCR_R2CS_BRG5 0x00000000 /* BRG5 clock source */
  84. #define M8260_CMXFCR_R2CS_BRG6 0x00080000 /* BRG6 clock source */
  85. #define M8260_CMXFCR_R2CS_BRG7 0x00100000 /* BRG7 clock source */
  86. #define M8260_CMXFCR_R2CS_BRG8 0x00180000 /* BRG8 clock source */
  87. #define M8260_CMXFCR_R2CS_CLK13 0x00200000 /* CLK13 clock source */
  88. #define M8260_CMXFCR_R2CS_CLK14 0x00280000 /* CLK14 clock source */
  89. #define M8260_CMXFCR_R2CS_CLK15 0x00300000 /* CLK15 clock source */
  90. #define M8260_CMXFCR_R2CS_CLK16 0x00380000 /* CLK16 clock source */
  91. #define M8260_CMXFCR_T2CS_MSK 0x00070000 /* FCC2 Transmit Clock Source */
  92. #define M8260_CMXFCR_T2CS_BRG5 0x00000000 /* BRG5 clock source */
  93. #define M8260_CMXFCR_T2CS_BRG6 0x00010000 /* BRG6 clock source */
  94. #define M8260_CMXFCR_T2CS_BRG7 0x00020000 /* BRG7 clock source */
  95. #define M8260_CMXFCR_T2CS_BRG8 0x00030000 /* BRG8 clock source */
  96. #define M8260_CMXFCR_T2CS_CLK13 0x00040000 /* CLK13 clock source */
  97. #define M8260_CMXFCR_T2CS_CLK14 0x00050000 /* CLK14 clock source */
  98. #define M8260_CMXFCR_T2CS_CLK15 0x00060000 /* CLK15 clock source */
  99. #define M8260_CMXFCR_T2CS_CLK16 0x00070000 /* CLK16 clock source */
  101. #define M8260_CMXFCR_GR3 0x00008000 /* Grant Support of FCC3 */
  102. #define M8260_CMXFCR_FC3_MUX 0x00004000 /* FCC3 Connection - mux SI */
  103. #define M8260_CMXFCR_R3CS_MSK 0x00003800 /* FCC3 Receive Clock Source */
  104. #define M8260_CMXFCR_R3CS_BRG5 0x00000000 /* BRG5 clock source */
  105. #define M8260_CMXFCR_R3CS_BRG6 0x00000800 /* BRG6 clock source */
  106. #define M8260_CMXFCR_R3CS_BRG7 0x00001000 /* BRG7 clock source */
  107. #define M8260_CMXFCR_R3CS_BRG8 0x00001800 /* BRG8 clock source */
  108. #define M8260_CMXFCR_R3CS_CLK13 0x00002000 /* CLK13 clock source */
  109. #define M8260_CMXFCR_R3CS_CLK14 0x00002800 /* CLK14 clock source */
  110. #define M8260_CMXFCR_R3CS_CLK15 0x00003000 /* CLK15 clock source */
  111. #define M8260_CMXFCR_R3CS_CLK16 0x00003800 /* CLK16 clock source */
  112. #define M8260_CMXFCR_T3CS_MSK 0x00000700 /* FCC3 Transmit Clock Source */
  113. #define M8260_CMXFCR_T3CS_BRG5 0x00000000 /* BRG5 clock source */
  114. #define M8260_CMXFCR_T3CS_BRG6 0x00000100 /* BRG6 clock source */
  115. #define M8260_CMXFCR_T3CS_BRG7 0x00000200 /* BRG7 clock source */
  116. #define M8260_CMXFCR_T3CS_BRG8 0x00000300 /* BRG8 clock source */
  117. #define M8260_CMXFCR_T3CS_CLK13 0x00000400 /* CLK13 clock source */
  118. #define M8260_CMXFCR_T3CS_CLK14 0x00000500 /* CLK14 clock source */
  119. #define M8260_CMXFCR_T3CS_CLK15 0x00000600 /* CLK15 clock source */
  120. #define M8260_CMXFCR_T3CS_CLK16 0x00000700 /* CLK16 clock source */
  122. /* CMX SCC Clock Route Register bit definition (CMXSCR - 0x11B08) */
  124. #define M8260_CMXSCR_GR1 0x80000000 /* Grant Support of SCC1 */
  125. #define M8260_CMXSCR_SC1_MUX 0x40000000 /* SCC1 Connection - mux SI */
  126. #define M8260_CMXSCR_R1CS_MSK 0x38000000 /* SCC1 Receive Clock Source */
  127. #define M8260_CMXSCR_R1CS_BRG1 0x00000000 /* BRG1 clock source */
  128. #define M8260_CMXSCR_R1CS_BRG2 0x08000000 /* BRG2 clock source */
  129. #define M8260_CMXSCR_R1CS_BRG3 0x10000000 /* BRG3 clock source */
  130. #define M8260_CMXSCR_R1CS_BRG4 0x18000000 /* BRG4 clock source */
  131. #define M8260_CMXSCR_R1CS_CLK11 0x20000000 /* CLK11 clock source */
  132. #define M8260_CMXSCR_R1CS_CLK12 0x28000000 /* CLK12 clock source */
  133. #define M8260_CMXSCR_R1CS_CLK3 0x30000000 /* CLK3 clock source */
  134. #define M8260_CMXSCR_R1CS_CLK4 0x38000000 /* CLK4 clock source */
  135. #define M8260_CMXSCR_T1CS_MSK 0x07000000 /* SCC1 Transmit Clock Source */
  136. #define M8260_CMXSCR_T1CS_BRG1 0x00000000 /* BRG1 clock source */
  137. #define M8260_CMXSCR_T1CS_BRG2 0x01000000 /* BRG2 clock source */
  138. #define M8260_CMXSCR_T1CS_BRG3 0x02000000 /* BRG3 clock source */
  139. #define M8260_CMXSCR_T1CS_BRG4 0x03000000 /* BRG4 clock source */
  140. #define M8260_CMXSCR_T1CS_CLK11 0x04000000 /* CLK11 clock source */
  141. #define M8260_CMXSCR_T1CS_CLK12 0x05000000 /* CLK12 clock source */
  142. #define M8260_CMXSCR_T1CS_CLK3 0x06000000 /* CLK3 clock source */
  143. #define M8260_CMXSCR_T1CS_CLK4 0x07000000 /* CLK4 clock source */
  145. #define M8260_CMXSCR_GR2 0x00800000 /* Grant Support of SCC2 */
  146. #define M8260_CMXSCR_SC2_MUX 0x00400000 /* SCC2 Connection - mux SI */
  147. #define M8260_CMXSCR_R2CS_MSK 0x00380000 /* SCC2 Receive Clock Source */
  148. #define M8260_CMXSCR_R2CS_BRG1 0x00000000 /* BRG1 clock source */
  149. #define M8260_CMXSCR_R2CS_BRG2 0x00080000 /* BRG2 clock source */
  150. #define M8260_CMXSCR_R2CS_BRG3 0x00100000 /* BRG3 clock source */
  151. #define M8260_CMXSCR_R2CS_BRG4 0x00180000 /* BRG4 clock source */
  152. #define M8260_CMXSCR_R2CS_CLK11 0x00200000 /* CLK11 clock source */
  153. #define M8260_CMXSCR_R2CS_CLK12 0x00280000 /* CLK12 clock source */
  154. #define M8260_CMXSCR_R2CS_CLK3 0x00300000 /* CLK3 clock source */
  155. #define M8260_CMXSCR_R2CS_CLK4 0x00380000 /* CLK4 clock source */
  156. #define M8260_CMXSCR_T2CS_MSK 0x00070000 /* SCC2 Transmit Clock Source */
  157. #define M8260_CMXSCR_T2CS_BRG1 0x00000000 /* BRG1 clock source */
  158. #define M8260_CMXSCR_T2CS_BRG2 0x00010000 /* BRG2 clock source */
  159. #define M8260_CMXSCR_T2CS_BRG3 0x00020000 /* BRG3 clock source */
  160. #define M8260_CMXSCR_T2CS_BRG4 0x00030000 /* BRG4 clock source */
  161. #define M8260_CMXSCR_T2CS_CLK11 0x00040000 /* CLK11 clock source */
  162. #define M8260_CMXSCR_T2CS_CLK12 0x00050000 /* CLK12 clock source */
  163. #define M8260_CMXSCR_T2CS_CLK3 0x00060000 /* CLK3 clock source */
  164. #define M8260_CMXSCR_T2CS_CLK4 0x00070000 /* CLK4 clock source */
  166. #define M8260_CMXSCR_GR3 0x00008000 /* Grant Support of SCC3 */
  167. #define M8260_CMXSCR_SC3_MUX 0x00004000 /* SCC3 Connection - mux SI */
  168. #define M8260_CMXSCR_R3CS_MSK 0x00003800 /* SCC3 Receive Clock Source */
  169. #define M8260_CMXSCR_R3CS_BRG1 0x00000000 /* BRG1 clock source */
  170. #define M8260_CMXSCR_R3CS_BRG2 0x00000800 /* BRG2 clock source */
  171. #define M8260_CMXSCR_R3CS_BRG3 0x00001000 /* BRG3 clock source */
  172. #define M8260_CMXSCR_R3CS_BRG4 0x00001800 /* BRG4 clock source */
  173. #define M8260_CMXSCR_R3CS_CLK5 0x00002000 /* CLK5 clock source */
  174. #define M8260_CMXSCR_R3CS_CLK6 0x00002800 /* CLK6 clock source */
  175. #define M8260_CMXSCR_R3CS_CLK7 0x00003000 /* CLK7 clock source */
  176. #define M8260_CMXSCR_R3CS_CLK8 0x00003800 /* CLK8 clock source */
  177. #define M8260_CMXSCR_T3CS_MSK 0x00000700 /* SCC3 Transmit Clock Source */
  178. #define M8260_CMXSCR_T3CS_BRG1 0x00000000 /* BRG1 clock source */
  179. #define M8260_CMXSCR_T3CS_BRG2 0x00000100 /* BRG2 clock source */
  180. #define M8260_CMXSCR_T3CS_BRG3 0x00000200 /* BRG3 clock source */
  181. #define M8260_CMXSCR_T3CS_BRG4 0x00000300 /* BRG4 clock source */
  182. #define M8260_CMXSCR_T3CS_CLK5 0x00000400 /* CLK5 clock source */
  183. #define M8260_CMXSCR_T3CS_CLK6 0x00000500 /* CLK6 clock source */
  184. #define M8260_CMXSCR_T3CS_CLK7 0x00000600 /* CLK7 clock source */
  185. #define M8260_CMXSCR_T3CS_CLK8 0x00000700 /* CLK8 clock source */
  187. #define M8260_CMXSCR_GR4 0x00000080 /* Grant Support of SCC4 */
  188. #define M8260_CMXSCR_SC4_MUX 0x00000040 /* SCC4 Connection - mux SI */
  189. #define M8260_CMXSCR_R4CS_MSK 0x00000038 /* SCC4 Receive Clock Source */
  190. #define M8260_CMXSCR_R4CS_BRG1 0x00000000 /* BRG1 clock source */
  191. #define M8260_CMXSCR_R4CS_BRG2 0x00000008 /* BRG2 clock source */
  192. #define M8260_CMXSCR_R4CS_BRG3 0x00000010 /* BRG3 clock source */
  193. #define M8260_CMXSCR_R4CS_BRG4 0x00000018 /* BRG4 clock source */
  194. #define M8260_CMXSCR_R4CS_CLK1 0x00000020 /* CLK1 clock source */
  195. #define M8260_CMXSCR_R4CS_CLK2 0x00000028 /* CLK2 clock source */
  196. #define M8260_CMXSCR_R4CS_CLK3 0x00000030 /* CLK3 clock source */
  197. #define M8260_CMXSCR_R4CS_CLK4 0x00000038 /* CLK4 clock source */
  198. #define M8260_CMXSCR_T4CS_MSK 0x00000007 /* SCC4 Transmit Clock Source */
  199. #define M8260_CMXSCR_T4CS_BRG1 0x00000000 /* BRG1 clock source */
  200. #define M8260_CMXSCR_T4CS_BRG2 0x00000001 /* BRG2 clock source */
  201. #define M8260_CMXSCR_T4CS_BRG3 0x00000002 /* BRG3 clock source */
  202. #define M8260_CMXSCR_T4CS_BRG4 0x00000003 /* BRG4 clock source */
  203. #define M8260_CMXSCR_T4CS_CLK1 0x00000004 /* CLK1 clock source */
  204. #define M8260_CMXSCR_T4CS_CLK2 0x00000005 /* CLK2 clock source */
  205. #define M8260_CMXSCR_T4CS_CLK3 0x00000006 /* CLK3 clock source */
  206. #define M8260_CMXSCR_T4CS_CLK4 0x00000007 /* CLK4 clock source */
  208. /* CMX SMC Clock Route Register bit definition (CMXSMR - 0x11B0C) */
  210. #define M8260_CMXSMR_SMC1_MUX 0x80000000 /* SMC1 Connection mux*/
  211. #define M8260_CMXSMR_SMC1CS_MSK 0x30000000 /* SMC1 Clock Source */
  212. #define M8260_CMXSMR_SMC1CS_BRG1 0x00000000 /* BRG1 clock source */
  213. #define M8260_CMXSMR_SMC1CS_BRG7 0x10000000 /* BRG7 clock source */
  214. #define M8260_CMXSMR_SMC1CS_CLK7 0x20000000 /* CLK7 clock source */
  215. #define M8260_CMXSMR_SMC1CS_CLK9 0x30000000 /* CLK9 clock source */
  217. #define M8260_CMXSMR_SMC2_MUX 0x08000000 /* SMC2 Connection mux*/
  218. #define M8260_CMXSMR_SMC2CS_MSK 0x03000000 /* SMC2 Clock Source */
  219. #define M8260_CMXSMR_SMC2CS_BRG2 0x00000000 /* BRG2 clock source */
  220. #define M8260_CMXSMR_SMC2CS_BRG8 0x01000000 /* BRG8 clock source */
  221. #define M8260_CMXSMR_SMC2CS_CLK19 0x02000000 /* CLK19 clock source */
  222. #define M8260_CMXSMR_SMC2CS_CLK20 0x03000000 /* CLK20 clock source */
  224. #ifdef __cplusplus
  225. }
  226. #endif
  228. #endif /* __INCm8260CpmMuxh */