开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
m8260Memc.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：11k
源码类别：

VxWorks

开发平台：

C/C++

m8260Memc.h：源码内容
  1. /* m8260Memc.h - Motorola MPC8260 Memory Controller header file */
  3. /* Copyright 1984-2001 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01b,29may01,rcs  removed nonexistant MCR, set MAR and MDR to correct offsets,
  9.                  changed MSTAT to MCMR (SPR#63210)
  10. 01a,12sep99,ms_  created from m8260Cpm.h, 01d.
  11. */
  13. /*
  14.  * This file contains constants for the Memory Controller in the 
  15.  * Motorola MPC8260 PowerQUICC II integrated Communications Processor
  16.  */
  18. #ifndef __INCm8260Memch
  19. #define __INCm8260Memch
  21. #ifdef __cplusplus
  22. extern "C" {
  23. #endif
  24.     
  25. #ifndef M8260ABBREVIATIONS
  26. #define M8260ABBREVIATIONS
  28. #ifdef  _ASMLANGUAGE
  29. #define CAST(x)
  30. #else /* _ASMLANGUAGE */
  31. typedef volatile UCHAR VCHAR;   /* shorthand for volatile UCHAR */
  32. typedef volatile INT32 VINT32; /* volatile unsigned word */
  33. typedef volatile INT16 VINT16; /* volatile unsigned halfword */
  34. typedef volatile INT8 VINT8;   /* volatile unsigned byte */
  35. typedef volatile UINT32 VUINT32; /* volatile unsigned word */
  36. typedef volatile UINT16 VUINT16; /* volatile unsigned halfword */
  37. typedef volatile UINT8 VUINT8;   /* volatile unsigned byte */
  38. #define CAST(x) (x)
  39. #endif  /* _ASMLANGUAGE */
  41. #endif /* M8260ABBREVIATIONS */
  43. /*
  44.  * MPC8260 internal register/memory map (section 17 of prelim. spec)
  45.  * note that these are offsets from the value stored in the IMMR
  46.  * register. Also note that in the MPC8260, the IMMR is not a special
  47.  * purpose register, but it is memory mapped.
  48.  */
  49.  
  50. /* 
  51.  * Memory Controller registers 
  52.  */
  53.  
  54. /* Base Reg bank 0*/
  56. #define M8260_BR0(base)         (CAST(VUINT32 *)((base) + 0x10100))
  58. /* Opt Reg bank 0*/
  60. #define M8260_OR0(base)         (CAST(VUINT32 *)((base) + 0x10104))
  62. /* Base Reg bank 1*/
  64. #define M8260_BR1(base)         (CAST(VUINT32 *)((base) + 0x10108))
  66. /* Opt Reg bank 1*/
  68. #define M8260_OR1(base)         (CAST(VUINT32 *)((base) + 0x1010c))
  70. /* Base Reg bank 2*/
  72. #define M8260_BR2(base)         (CAST(VUINT32 *)((base) + 0x10110))
  74. /* Opt Reg bank 2*/
  76. #define M8260_OR2(base)         (CAST(VUINT32 *)((base) + 0x10114))
  78. /* Base Reg bank 3*/
  80. #define M8260_BR3(base)         (CAST(VUINT32 *)((base) + 0x10118))
  82. /* Opt Reg bank 3*/
  84. #define M8260_OR3(base)         (CAST(VUINT32 *)((base) + 0x1011c))
  86. /* Base Reg bank 4*/
  88. #define M8260_BR4(base)         (CAST(VUINT32 *)((base) + 0x10120))
  90. /* Opt Reg bank 4*/
  92. #define M8260_OR4(base)         (CAST(VUINT32 *)((base) + 0x10124))
  94. /* Base Reg bank 5*/
  96. #define M8260_BR5(base)         (CAST(VUINT32 *)((base) + 0x10128))
  98. /* Opt Reg bank 5*/
  100. #define M8260_OR5(base)         (CAST(VUINT32 *)((base) + 0x1012c))
  102. /* Base Reg bank 6*/
  104. #define M8260_BR6(base)         (CAST(VUINT32 *)((base) + 0x10130))
  106. /* Opt Reg bank 6*/
  108. #define M8260_OR6(base)         (CAST(VUINT32 *)((base) + 0x10134))
  110. /* Base Reg bank 7*/
  112. #define M8260_BR7(base)         (CAST(VUINT32 *)((base) + 0x10138))
  114. /* Opt Reg bank 7*/
  116. #define M8260_OR7(base)         (CAST(VUINT32 *)((base) + 0x1013c))
  118. /* Base Reg bank 8*/
  120. #define M8260_BR8(base)         (CAST(VUINT32 *)((base) + 0x10140))
  122. /* Opt Reg bank 8*/
  124. #define M8260_OR8(base)         (CAST(VUINT32 *)((base) + 0x10144))
  126. /* Base Reg bank 9*/
  128. #define M8260_BR9(base)         (CAST(VUINT32 *)((base) + 0x10148))
  130. /* Opt Reg bank 9*/
  132. #define M8260_OR9(base)         (CAST(VUINT32 *)((base) + 0x1014c))
  134. /* Base Reg bank 10*/
  136. #define M8260_BR10(base)        (CAST(VUINT32 *)((base) + 0x10150))
  138. /* Opt Reg bank 10*/
  140. #define M8260_OR10(base)        (CAST(VUINT32 *)((base) + 0x10154))
  142. /* Base Reg bank 11*/
  144. #define M8260_BR11(base)        (CAST(VUINT32 *)((base) + 0x10158))
  146. /* Opt Reg bank 11*/
  148. #define M8260_OR11(base)        (CAST(VUINT32 *)((base) + 0x1015c))
  149.  
  150. #define MAR(base)       (CAST(VUINT32 *)((base) + 0x0168)) /* Memory Address */
  151. #define MBMR(base)      (CAST(VUINT32 *)((base) + 0x0174)) /* Machine B Mode */
  152. #define MCMR(base)      (CAST(VUINT16 *)((base) + 0x0178)) /* Machine C Mode */
  153. #define MDR(base)       (CAST(VUINT32 *)((base) + 0x0188)) /* Memory Data */
  155. /* Mem Timer Presc*/
  157. #define M8260_MPTPR(base)       (CAST(VUINT16 *)((base) + 0x10184))
  158.  
  159. /* SDRAM refresh timer */
  161. #define M8260_PSRT(base)        (CAST(VUINT16 *)((base) + 0x1019c))
  162.  
  163. /* 60x bus SDRAM mode register */
  165. #define M8260_PSDMR(base)       (CAST(VUINT16 *)((base) + 0x10190))
  166.  
  167. /* Base Register bit definition */
  168.  
  169. #define M8260_BR_BA_MSK         0xffff8000      /* Base Address Mask */
  170. #define M8260_BR_RES_MSK        0x00006000      /* reserved field Mask */
  171. #define M8260_BR_PS_MSK         0x00001800      /* Port Size Mask */
  172. #define M8260_BR_PS_8           0x00000800      /* 8 bit port size */
  173. #define M8260_BR_PS_16          0x00001000      /* 16 bit port size */
  174. #define M8260_BR_PS_32          0x00001800      /* 32 bit port size */
  175. #define M8260_BR_PS_64          0x00000000      /* 64 bit port size */
  176. #define M8260_BR_DECC_MSK       0x00000600      /* data error checking */
  177. #define M8260_BR_DECC_DIS       0x00000000      /* error checking disabled */
  178. #define M8260_BR_DECC_NOR       0x00000200      /* normal parity checking */
  179. #define M8260_BR_DECC_RMW       0x00000400      /* RMW parity checking */
  180. #define M8260_BR_DECC_ECC       0x00000600      /* ECC checking */
  181. #define M8260_BR_WP             0x00000100      /* Write Protect */
  182. #define M8260_BR_MS_MSK         0x000000e0      /* Machine Select Mask */
  183. #define M8260_BR_MS_GPCM_60X    0x00000000      /* G.P.C.M. 60x Bus Machine */
  184. #define M8260_BR_MS_GPCM_LOC    0x00000020      /* G.P.C.M. Local Bus Machine */
  185. #define M8260_BR_MS_SDRAM_60X   0x00000040      /* SDRAM 60x Bus Machine */
  186. #define M8260_BR_MS_SDRAM_LOC   0x00000060      /* SDRAM Local Bus Machine */
  187. #define M8260_BR_MS_UPMA        0x00000080      /* U.P.M.A Machine */
  188. #define M8260_BR_MS_UPMB        0x000000a0      /* U.P.M.B Machine */
  189. #define M8260_BR_MS_UPMC        0x000000c0      /* U.P.M.C Machine */
  190. #define M8260_BR_EMEMC          0x00000010      /* External Memory Controller */
  191. #define M8260_BR_ATOM_MSK       0x0000000c      /* Atomic Operation Mask */
  192. #define M8260_BR_ATOM_NOT       0x00000000      /* No Atomic Operation */
  193. #define M8260_BR_ATOM_RAWA      0x00000004      /* RAWA Atomic Operation */
  194. #define M8260_BR_ATOM_WARA      0x00000008      /* WARA Atomic Operation */
  195. #define M8260_BR_DR             0x00000002      /* Data Pipelining */
  196. #define M8260_BR_V              0x00000001      /* Bank Valid */
  197.  
  198. /* Option Register bit definition */
  199.  
  200. #define M8260_OR_AM_MSK         0xffff8000      /* Address Mask Mask */
  201. #define M8260_OR_BCTLD          0x00001000      /* Data Buffer Control Disable*/
  202. #define M8260_OR_CSNT_EARLY     0x00000800      /* Chip Select Negation Time */
  203. #define M8260_OR_ACS_MSK        0x00000600      /* Addr to Chip Select Setup */
  204. #define M8260_OR_ACS_DIV1       0x00000000      /* CS output at the same time */
  205. #define M8260_OR_ACS_DIV4       0x00000400      /* CS output 1/4 clock later */
  206. #define M8260_OR_ACS_DIV2       0x00000600      /* CS output 1/2 clock later */
  207. #define M8260_OR_RES            0x00000100      /* reserved */
  208. #define M8260_OR_SCY_MSK        0x000000f0      /* Cycle Lenght in Clocks */
  209. #define M8260_OR_SCY_0_CLK      0x00000000      /* 0 clk cycles wait states */
  210. #define M8260_OR_SCY_1_CLK      0x00000010      /* 1 clk cycles wait states */
  211. #define M8260_OR_SCY_2_CLK      0x00000020      /* 2 clk cycles wait states */
  212. #define M8260_OR_SCY_3_CLK      0x00000030      /* 3 clk cycles wait states */
  213. #define M8260_OR_SCY_4_CLK      0x00000040      /* 4 clk cycles wait states */
  214. #define M8260_OR_SCY_5_CLK      0x00000050      /* 5 clk cycles wait states */
  215. #define M8260_OR_SCY_6_CLK      0x00000060      /* 6 clk cycles wait states */
  216. #define M8260_OR_SCY_7_CLK      0x00000070      /* 7 clk cycles wait states */
  217. #define M8260_OR_SCY_8_CLK      0x00000080      /* 8 clk cycles wait states */
  218. #define M8260_OR_SCY_9_CLK      0x00000090      /* 9 clk cycles wait states */
  219. #define M8260_OR_SCY_10_CLK     0x000000a0      /* 10 clk cycles wait states */
  220. #define M8260_OR_SCY_11_CLK     0x000000b0      /* 11 clk cycles wait states */
  221. #define M8260_OR_SCY_12_CLK     0x000000c0      /* 12 clk cycles wait states */
  222. #define M8260_OR_SCY_13_CLK     0x000000d0      /* 13 clk cycles wait states */
  223. #define M8260_OR_SCY_14_CLK     0x000000e0      /* 14 clk cycles wait states */
  224. #define M8260_OR_SCY_15_CLK     0x000000f0      /* 15 clk cycles wait states */
  225. #define M8260_OR_SETA           0x00000008      /* External Transfer Ack */
  226. #define M8260_OR_TRLX           0x00000004      /* Timing Relaxed */
  227. #define M8260_OR_EHTR_MSK       0x00000006      /* extended hold timings */
  228. #define M8260_OR_EHTR_NORM      0x00000000      /* normal timing */
  229. #define M8260_OR_EHTR_1         0x00000002      /* one idle clock cycle */
  230. #define M8260_OR_EHTR_4         0x00000004      /* four idle clock cycles */
  231. #define M8260_OR_EHTR_8         0x00000006      /* eight idle clock cycles */
  232.  
  233. #define M8260_OR_SDRAM_BPD_2    0x00000000      /* 2 banks per device */
  234. #define M8260_OR_SDRAM_BPD_4    0x00002000      /* 4 banks per device */
  235. #define M8260_OR_SDRAM_BPD_8    0x00004000      /* 8 banks per device */
  236. #define M8260_OR_SDRAM_BPD_RES  0x00006000      /* reserved */
  237. #define M8260_OR_SDRAM_ROWST_7  0x00000400      /* row start address is A7 */
  238. #define M8260_OR_SDRAM_ROWST_8  0x00000800      /* row start address is A8 */
  239. #define M8260_OR_SDRAM_ROWST_9  0x00000c00      /* row start address is A9 */
  240. #define M8260_OR_SDRAM_ROWST_10 0x00001000      /* row start address is A10 */
  241. #define M8260_OR_SDRAM_ROWST_11 0x00001400      /* row start address is A11 */
  242. #define M8260_OR_SDRAM_ROWST_12 0x00001800      /* row start address is A12 */
  243. #define M8260_OR_SDRAM_ROWST_13 0x00001c00      /* row start address is A13 */
  244. #define M8260_OR_SDRAM_NUMR_9   0x00000000      /* 9 row address lines */
  245. #define M8260_OR_SDRAM_NUMR_10  0x00000040      /* 10 row address lines */
  246. #define M8260_OR_SDRAM_NUMR_11  0x00000080      /* 11 row address lines */
  247. #define M8260_OR_SDRAM_NUMR_12  0x000000c0      /* 12 row address lines */
  248. #define M8260_OR_SDRAM_NUMR_13  0x00000100      /* 13 row address lines */
  249. #define M8260_OR_SDRAM_NUMR_14  0x00000140      /* 14 row address lines */
  250. #define M8260_OR_SDRAM_NUMR_15  0x00000180      /* 15 row address lines */
  251. #define M8260_OR_SDRAM_PM_NORM  0x00000000      /* back-to-back page mode */
  252. #define M8260_OR_SDRAM_IBID     0x00000010      /* bank interleaving disable */
  253.  
  254. #define M8260_PSDMR_PBI         0x80000000      /* page-based interleaving */
  255. #define M8260_PSDMR_RFEN        0x40000000      /* page-based interleaving */
  256. #define M8260_PSDMR_OP_NORM     0x00000000      /* normal operation */
  257. #define M8260_PSDMR_OP_CBR      0x08000000      /* CBR refresh */
  258. #define M8260_PSDMR_OP_SELFR    0x10000000      /* self refresh */
  259. #define M8260_PSDMR_OP_MODE     0x18000000      /* mode register write */
  260. #define M8260_PSDMR_OP_PRE_BANK 0x20000000      /* precharge bank */
  261. #define M8260_PSDMR_OP_PRE_ALL  0x28000000      /* precharge all banks */
  262. #define M8260_PSDMR_OP_ACT      0x30000000      /* activate banks */
  263. #define M8260_PSDMR_OP_RW       0x38000000      /* read/write */
  264.  
  265. #ifdef __cplusplus
  266. }
  267. #endif
  269. #endif /* __INCm8260Memch */