开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
nvr4121.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：15k
源码类别：

VxWorks

开发平台：

C/C++

nvr4121.h：源码内容
  1. /* nvr4121.h - NEC NVR4121 header file */
  3. /* Copyright 1984-1997 Wind River Systems, Inc. */
  4. /*
  5. modification history
  6. --------------------
  7. 01c,14oct99,jmw  fix RTC reg VR4121_ECMPHREG address
  8. 01b,07oct99,jmw  add vr4102 RTC and new BCU registers
  9. 01a,23aug99,jmw  created from nvr4102.h for vr4121 bsp
  11. */
  13. /*
  14. This file contains constants for the NEC V4R4101.  Register address
  15. definitions for the various subsystems are provided, and some (but
  16. not all) register field definitions are provided.
  17. */
  19. #ifndef __INCnvr4121h
  20. #define __INCnvr4121h
  22. #include "vxWorks.h"
  24. #ifdef __cplusplus
  25. extern "C" {
  26. #endif
  28. #define VR4121_ICACHE_SIZE 16384
  29. #define VR4121_DCACHE_SIZE 8192
  32. #define VR4121_ISA_IO_BASE_ADRS PHYS_TO_K1(0x15000000)   /* vr4121 SDB    */
  34. /* interrupt bits in the status register */
  36. #define VR4121_SR_ICU_INTERVAL_TIMER  (1 << 11)
  37. #define VR4121_SR_ICU_OTHER       (1 << 10)
  39. /* VR4121 register definitions. */
  41. #define VR4121_REG_BASE   (0x0b000000 | K1BASE)
  43. #ifdef _ASMLANGUAGE
  44. #define VR4121_ADRS(reg)   (VR4121_REG_BASE + (reg))
  45. #else
  46. #define VR4121_ADRS(reg)   ((volatile UINT16 *)(VR4121_REG_BASE + (reg)))
  47. #endif /* _ASMLANGUAGE */
  50. /* BCU registers */
  52. #define VR4121_BCUCNTREG1 VR4121_ADRS(0x00)
  53. #define VR4121_BCUCNTREG2 VR4121_ADRS(0x02)
  54. #define VR4121_ROMSIZEREG VR4121_ADRS(0x04)  /* new */
  55. #define VR4121_RAMSIZEREG VR4121_ADRS(0x06)  /* new */
  56. #define VR4121_BCUSPEEDREG VR4121_ADRS(0x0a)
  57. #define VR4121_BCUERRSTREG VR4121_ADRS(0x0c)
  58. #define VR4121_BCURFCNTREG VR4121_ADRS(0x0e)
  59. #define VR4121_REVIDREG VR4121_ADRS(0x10)
  60. #define VR4121_BCURCOUNTRE VR4121_ADRS(0x12)
  61. #define VR4121_CLKSPEEDREG VR4121_ADRS(0x14)
  62. #define VR4121_BCUCNTREG3 VR4121_ADRS(0x16)  /* new */
  63. #define VR4121_SDRAMMODEREG VR4121_ADRS(0x1a)  /* new */
  64. #define VR4121_SROMMODEREG VR4121_ADRS(0x1c)  /* new */
  65. #define VR4121_SDRAMCNTREG VR4121_ADRS(0x1e)  /* new */
  68. /* BCUCNTREG1 bit definitions */
  70. #define VR4121_ROM64 (1 << 15)
  71. #define VR4121_DRAM64 (1 << 14)
  72. #define VR4121_ISAM_LCD (1 << 13) /* XXX set this? */
  73. #define VR4121_PAGE128 (1 << 12)
  74. #define VR4121_PAGEROM2 (1 << 10)
  75. #define VR4121_PAGEROM0 (1 << 8)
  76. #define VR4121_ROMWEN2 (1 << 6)
  77. #define VR4121_ROMWEN0 (1 << 4)
  78. #define VR4121_BUSHERREN (1 << 2)
  79. #define VR4121_RSTOUT (1 << 0)
  81. /* BCUCNTREG2 bit definitions */
  83. #define VR4121_GMODE (1 << 0)
  85. /* DMAAU registers */
  87. #define VR4121_AIUBALREG VR4121_ADRS(0x20)
  88. #define VR4121_AIUBAHREG VR4121_ADRS(0x22)
  89. #define VR4121_AIUALREG VR4121_ADRS(0x24)
  90. #define VR4121_AIUAHREG VR4121_ADRS(0x26)
  91. #define VR4121_AIUOBALREG VR4121_ADRS(0x28)
  92. #define VR4121_AIUOBAHREG VR4121_ADRS(0x2a)
  93. #define VR4121_AIUOALREG VR4121_ADRS(0x2c)
  94. #define VR4121_AIUOAHREG VR4121_ADRS(0x2e)
  95. #define VR4121_FIRBALREG VR4121_ADRS(0x30)
  96. #define VR4121_FIRBAHREG VR4121_ADRS(0x32)
  97. #define VR4121_FIRALREG VR4121_ADRS(0x34)
  98. #define VR4121_FIRAHREG VR4121_ADRS(0x36)
  100. /* DCU registers */
  102. #define VR4121_DMARSTREG VR4121_ADRS(0x40)
  103. #define VR4121_DMAIDLEREG VR4121_ADRS(0x42)
  104. #define VR4121_DMASENREG VR4121_ADRS(0x44)
  105. #define VR4121_DMAMSKREG VR4121_ADRS(0x46)
  106. #define VR4121_DMAREQREG VR4121_ADRS(0x48)
  107. #define VR4121_TDREG VR4121_ADRS(0x4a)
  110. /* DMA mask bit definitions */
  112. #define  VR4121_DMAMSKAIN (1 << 3)
  113. #define  VR4121_DMAMSKAOUT (1 << 2)
  114. #define  VR4121_DMAMSKFOUT (1 << 0)
  116. /* CMU register */
  118. #define VR4121_CMUCLKMSK VR4121_ADRS(0x60)
  119. #define  VR4121_MSKFFIR (1 << 10)
  120. #define  VR4121_MSKSHSP (1 << 9)
  121. #define  VR4121_MSKSSIU (1 << 8)  /* XXX set this */
  122. #define  VR4121_MSKDSIU (1 << 5)  /* XXX set this */
  123. #define  VR4121_MSKFIR (1 << 4)
  124. #define  VR4121_MSKKIU (1 << 3)
  125. #define  VR4121_MSKADU (1 << 2)
  126. #define  VR4121_MSKSIU (1 << 1)  /* XXX set this */
  127. #define  VR4121_MSKPIU (1 << 0)
  129. /* ICU system and system mask registers */
  131. #define VR4121_ICU_SYSINT1REG   VR4121_ADRS(0x80)
  132. #define VR4121_ICU_MSYSINT1REG VR4121_ADRS(0x8c)
  133. #define  VR4121_DOZEPIUINTR (1 << 13)
  134. #define  VR4121_SOFTINTR (1 << 11)
  135. #define  VR4121_WRBERRINTR (1 << 10)
  136. #define  VR4121_SIUINTR (1 << 9)
  137. #define  VR4121_GIUINTR (1 << 8)
  138. #define  VR4121_KIUINTR (1 << 7)
  139. #define  VR4121_AIUINTR (1 << 6)
  140. #define  VR4121_PIUINTR (1 << 5)
  141. #define  VR4121_ETIMERINTR (1 << 3)
  142. #define  VR4121_RTCL1INTR (1 << 2)
  143. #define  VR4121_POWERINTR (1 << 1)
  144. #define  VR4121_BATINTR (1 << 0)
  145. #define  VR4121_ZEROINTR  0
  147. #define VR4121_ICU_SYSINT2REG   VR4121_ADRS(0x200)
  148. #define VR4121_ICU_MSYSINT2REG VR4121_ADRS(0x206)
  149. #define  VR4121_DSIUINTR (1 << 5)
  150. #define  VR4121_FIRINTR (1 << 4)
  151. #define  VR4121_TCLKINTR (1 << 3)
  152. #define  VR4121_HSPINTR (1 << 2)
  153. #define  VR4121_LEDINTR (1 << 1)
  154. #define  VR4121_RTCL2INTR (1 << 0)
  156. /* ICU subsystem status and mask registers */
  158. #define VR4121_ICU_PIUINTREG VR4121_ADRS(0x82)
  159. #define VR4121_ICU_ADUINTREG VR4121_ADRS(0x84)
  160. #define VR4121_ICU_KIUINTREG VR4121_ADRS(0x86)
  161. #define VR4121_ICU_GIUINTLREG VR4121_ADRS(0x88)
  162. #define VR4121_ICU_DSIUINTREG VR4121_ADRS(0x8a)
  163. #define VR4121_ICU_MPIUINTREG VR4121_ADRS(0x8e)
  164. #define VR4121_ICU_MAIUINTREG VR4121_ADRS(0x90)
  165. #define VR4121_ICU_MKIUINTREG VR4121_ADRS(0x92)
  166. #define VR4121_ICU_MGIUINTLREG VR4121_ADRS(0x94)
  167. #define VR4121_ICU_MDSIUINTREG VR4121_ADRS(0x96)
  168. #define VR4121_ICU_NMIREG VR4121_ADRS(0x98)
  169. #define VR4121_ICU_SOFTINTREG VR4121_ADRS(0x9a)
  170. #define VR4121_ICU_GIUINTHREG   VR4121_ADRS(0x202)
  171. #define VR4121_ICU_FIRINTHREG   VR4121_ADRS(0x204)
  172. #define VR4121_ICU_MGIUINTHREG  VR4121_ADRS(0x208)
  173. #define VR4121_ICU_MFIRINTHREG  VR4121_ADRS(0x20a)
  175. /* ICU MDSIUINTREG bit definitions */
  177. #define  VR4121_ICU_DSIU_INTSR0    (1 << 9)
  178. #define  VR4121_ICU_DSIU_INTST0    (1 << 8)
  180. /* PMU registers */
  182. #define VR4121_PMUINTREG VR4121_ADRS(0xa0)  /* verify this adr XXX */
  183. #define VR4121_PMUCNTREG VR4121_ADRS(0xa2)  /* verify this adr XXX */
  184. #define VR4121_HALTIMERRST (1 << 2)
  186. /* RTC registers */
  188. #define VR4121_ETIMELREG VR4121_ADRS(0xc0)
  189. #define VR4121_ETIMEMREG VR4121_ADRS(0xc2)
  190. #define VR4121_ETIMEHREG VR4121_ADRS(0xc4)
  191. #define VR4121_ECMPLREG VR4121_ADRS(0xc8)
  192. #define VR4121_ECMPMREG VR4121_ADRS(0xca)
  193. #define VR4121_ECMPHREG VR4121_ADRS(0xcc)  /* modified XXX was 0xce */
  194. #define VR4121_RTCL1LREG VR4121_ADRS(0xd0)
  195. #define VR4121_RTCL1HREG VR4121_ADRS(0xd2)
  196. #define VR4121_RTCL1CNTLREG VR4121_ADRS(0xd4)
  197. #define VR4121_RTCL1CNTHREG VR4121_ADRS(0xd6)
  198. #define VR4121_RTCL2LREG VR4121_ADRS(0xd8)
  199. #define VR4121_RTCL2HREG VR4121_ADRS(0xda)
  200. #define VR4121_RTCL2CNTLREG VR4121_ADRS(0xdc)
  201. #define VR4121_RTCL2CNTHREG VR4121_ADRS(0xde)
  202. #define VR4121_TCLKLREG VR4121_ADRS(0x1c0)
  203. #define VR4121_TCLKHREG VR4121_ADRS(0x1c2)
  204. #define VR4121_TCLKCNTLREG VR4121_ADRS(0x1c4)
  205. #define VR4121_TCLKCNTHREG VR4121_ADRS(0x1c6)
  206. #define VR4121_RTCINTREG VR4121_ADRS(0x1de)
  207. #define  VR4121_RTC_RTCINTR0 (1 << 0)
  208. #define  VR4121_RTC_RTCINTR1 (1 << 1)
  209. #define  VR4121_RTC_RTCINTR2 (1 << 2)
  210. #define  VR4121_RTC_RTCINTR3 (1 << 3)
  212. /* define VR4102 RTC registers to use nvr4102RTCTimer.c */
  214. #define VR4102_ETIMELREG VR4121_ETIMELREG
  215. #define VR4102_ETIMEMRE VR4121_ETIMEMRE
  216. #define VR4102_ETIMEHREG VR4121_ETIMEHREG
  217. #define VR4102_ECMPLREG  VR4121_ECMPLREG
  218. #define VR4102_ECMPMREG  VR4121_ECMPMREG
  219. #define VR4102_ECMPHREG  VR4121_ECMPHREG
  220. #define VR4102_RTCL1LREG VR4121_RTCL1LREG
  221. #define VR4102_RTCL1HREG VR4121_RTCL1HREG
  222. #define VR4102_RTCL1CNTLREG VR4121_RTCL1CNTLREG
  223. #define VR4102_RTCL1CNTHREG VR4121_RTCL1CNTHREG
  224. #define VR4102_RTCL2LREG VR4121_RTCL2LREG
  225. #define VR4102_RTCL2HREG VR4121_RTCL2HREG
  226. #define VR4102_RTCL2CNTLREG VR4121_RTCL2CNTLREG
  227. #define VR4102_RTCL2CNTHREG VR4121_RTCL2CNTHREG
  228. #define VR4102_TCLKLREG VR4121_TCLKLREG
  229. #define VR4102_TCLKHREG VR4121_TCLKHREG
  230. #define VR4102_TCLKCNTLREG VR4121_TCLKCNTLREG
  231. #define VR4102_TCLKCNTHREG VR4121_TCLKCNTHREG
  232. #define VR4102_RTCINTREG   VR4121_RTCINTREG
  233. #define  VR4102_RTC_RTCINTR0 VR4121_RTC_RTCINTR0
  234. #define  VR4102_RTC_RTCINTR1 VR4121_RTC_RTCINTR1
  235. #define  VR4102_RTC_RTCINTR2 VR4121_RTC_RTCINTR2
  236. #define  VR4102_RTC_RTCINTR3 VR4121_RTC_RTCINTR3
  238. #define  VR4102_RTCL1INTR VR4121_RTCL1INTR
  239. #define  VR4102_RTCL2INTR VR4121_RTCL2INTR
  241. #define VR4102_ICU_MSYSINT1REG VR4121_ICU_MSYSINT1REG
  243. /* DSU registers */
  245. #define VR4121_DSUCNTREG VR4121_ADRS(0xe0)
  246. #define VR4121_DSUSETREG VR4121_ADRS(0xe2)
  247. #define VR4121_DSUCLRREG VR4121_ADRS(0xe4)
  248. #define VR4121_DSUTIMREG VR4121_ADRS(0xe6)
  249. #define VR4121_DSULOADREG VR4121_ADRS(0xe8)
  251. /* GIU registers */
  253. #define VR4121_GIUIOSELL VR4121_ADRS(0x100)
  254. #define VR4121_GIUIOSELH VR4121_ADRS(0x102)
  255. #define VR4121_GIUPIODL VR4121_ADRS(0x104)
  256. #define VR4121_GIUPIODH VR4121_ADRS(0x106)
  257. #define VR4121_GIUINTSTATL VR4121_ADRS(0x108)
  258. #define VR4121_GIUINTSTATH VR4121_ADRS(0x10a)
  259. #define VR4121_GIUINTENL VR4121_ADRS(0x10c)
  260. #define VR4121_GIUINTENH VR4121_ADRS(0x10e)
  261. #define VR4121_GIUINTTYPL VR4121_ADRS(0x110)
  262. #define VR4121_GIUINTTYPH VR4121_ADRS(0x112)
  263. #define VR4121_GIUINTALSELL VR4121_ADRS(0x114)
  264. #define VR4121_GIUINTALSELH VR4121_ADRS(0x116)
  265. #define VR4121_GIUINTHTSELL VR4121_ADRS(0x118)
  266. #define VR4121_GIUINTHTSELH VR4121_ADRS(0x11a)
  267. #define VR4121_GIUPODATL VR4121_ADRS(0x11c)
  268. #define VR4121_GIUPODATH VR4121_ADRS(0x11e)
  270. /* The general-purpose I/O pins (GPIO) are enabled and controlled
  271.    via identically placed bits in the GIU registers and some of the
  272.    ICU registers. This set of pin masks can be used with whichever
  273.    registers contain GPIO pin configuration. */
  275. #define  VR4121_GPIO_PIN_31 (1 << 15)
  276. #define  VR4121_GPIO_PIN_30 (1 << 14)
  277. #define  VR4121_GPIO_PIN_29 (1 << 13)
  278. #define  VR4121_GPIO_PIN_28 (1 << 12)
  279. #define  VR4121_GPIO_PIN_27 (1 << 11)
  280. #define  VR4121_GPIO_PIN_26 (1 << 10)
  281. #define  VR4121_GPIO_PIN_25 (1 << 9)
  282. #define  VR4121_GPIO_PIN_24 (1 << 8)
  283. #define  VR4121_GPIO_PIN_23 (1 << 7)
  284. #define  VR4121_GPIO_PIN_22 (1 << 6)
  285. #define  VR4121_GPIO_PIN_21 (1 << 5)
  286. #define  VR4121_GPIO_PIN_20 (1 << 4)
  287. #define  VR4121_GPIO_PIN_19 (1 << 3)
  288. #define  VR4121_GPIO_PIN_18 (1 << 2)
  289. #define  VR4121_GPIO_PIN_17 (1 << 1)
  290. #define  VR4121_GPIO_PIN_16 (1 << 0)
  291. #define  VR4121_GPIO_PIN_15 (1 << 15)
  292. #define  VR4121_GPIO_PIN_14 (1 << 14)
  293. #define  VR4121_GPIO_PIN_13 (1 << 13)
  294. #define  VR4121_GPIO_PIN_12 (1 << 12)
  295. #define  VR4121_GPIO_PIN_11 (1 << 11)
  296. #define  VR4121_GPIO_PIN_10 (1 << 10)
  297. #define  VR4121_GPIO_PIN_9 (1 << 9)
  298. #define  VR4121_GPIO_PIN_8 (1 << 8)
  299. #define  VR4121_GPIO_PIN_7 (1 << 7)
  300. #define  VR4121_GPIO_PIN_6 (1 << 6)
  301. #define  VR4121_GPIO_PIN_5 (1 << 5)
  302. #define  VR4121_GPIO_PIN_4 (1 << 4)
  303. #define  VR4121_GPIO_PIN_3 (1 << 3)
  304. #define  VR4121_GPIO_PIN_2 (1 << 2)
  305. #define  VR4121_GPIO_PIN_1 (1 << 1)
  306. #define  VR4121_GPIO_PIN_0 (1 << 0)
  308. /* PIU registers */
  310. #define VR4121_PIUCNTREG VR4121_ADRS(0x122)
  311. #define VR4121_PIUINTREG VR4121_ADRS(0x124)
  312. #define VR4121_PIUSIVLREG VR4121_ADRS(0x126)
  313. #define VR4121_PIUSTBLREG VR4121_ADRS(0x128)
  314. #define VR4121_PIUCMDREG VR4121_ADRS(0x12a)
  315. #define VR4121_PIUASCNREG VR4121_ADRS(0x130)
  316. #define VR4121_PIUAMSKREG VR4121_ADRS(0x132)
  317. #define VR4121_PIUCIVLREG VR4121_ADRS(0x13e)
  318. #define VR4121_PIUPB00REG VR4121_ADRS(0x2a0)
  319. #define VR4121_PIUPB01REG VR4121_ADRS(0x2a2)
  320. #define VR4121_PIUPB02REG VR4121_ADRS(0x2a4)
  321. #define VR4121_PIUPB03REG VR4121_ADRS(0x2a6)
  322. #define VR4121_PIUPB10REG VR4121_ADRS(0x2a8)
  323. #define VR4121_PIUPB11REG VR4121_ADRS(0x2aa)
  324. #define VR4121_PIUPB12REG VR4121_ADRS(0x2ac)
  325. #define VR4121_PIUPB13REG VR4121_ADRS(0x2ae)
  326. #define VR4121_PIUAB0REG VR4121_ADRS(0x2b0)
  327. #define VR4121_PIUAB1REG VR4121_ADRS(0x2b2)
  328. #define VR4121_PIUAB2REG VR4121_ADRS(0x2b4)
  329. #define VR4121_PIUAB3REG VR4121_ADRS(0x2b6)
  330. #define VR4121_PIUPB04REG VR4121_ADRS(0x2bc)
  331. #define VR4121_PIUPB14REG VR4121_ADRS(0x2be)
  333. /* AIU registers */
  335. #define VR4121_MDMADATREG VR4121_ADRS(0x160)
  336. #define VR4121_SDMADATREG VR4121_ADRS(0x162)
  337. #define VR4121_SODATREG VR4121_ADRS(0x166)
  338. #define VR4121_SCNTREG VR4121_ADRS(0x168)
  339. #define VR4121_SCNVRREG VR4121_ADRS(0x16a)
  340. #define VR4121_SCNVCUNTREG VR4121_ADRS(0x16c)
  341. #define VR4121_MIDATREG VR4121_ADRS(0x170)
  342. #define VR4121_MCNTREG VR4121_ADRS(0x172)
  343. #define VR4121_MCNVRREG VR4121_ADRS(0x174)
  344. #define VR4121_MCNVCUNTREG VR4121_ADRS(0x176)
  345. #define VR4121_DVALIDREG VR4121_ADRS(0x178)
  346. #define VR4121_SEQREG VR4121_ADRS(0x17a)
  347. #define VR4121_INTREG VR4121_ADRS(0x17c)
  349. /* KIU registers */
  351. #define VR4121_KIUDAT0REG VR4121_ADRS(0x180)
  352. #define VR4121_KIUDAT1REG VR4121_ADRS(0x182)
  353. #define VR4121_KIUDAT2REG VR4121_ADRS(0x184)
  354. #define VR4121_KIUDAT3REG VR4121_ADRS(0x186)
  355. #define VR4121_KIUDAT4REG VR4121_ADRS(0x188)
  356. #define VR4121_KIUDAT5REG VR4121_ADRS(0x18a)
  358. #define VR4121_KIUSCANREP VR4121_ADRS(0x190)
  359. #define VR4121_DIUSCANS VR4121_ADRS(0x192)
  360. #define VR4121_KIUWKS VR4121_ADRS(0x194)
  361. #define VR4121_KIUWKI VR4121_ADRS(0x196)
  362. #define VR4121_KIUINT VR4121_ADRS(0x198)
  363. #define VR4121_KIURST VR4121_ADRS(0x19a)
  364. #define VR4121_KIUGPEN VR4121_ADRS(0x19c)
  365. #define VR4121_SCANLINE VR4121_ADRS(0x19e)
  367. /* Debug SIU registers */
  369. #define VR4121_PORTREG VR4121_ADRS(0x1a0)  /* new XXX */
  370. #define VR4121_MODEMREG VR4121_ADRS(0x1a2)  /* new XXX */
  371. #define VR4121_ASIM00REG VR4121_ADRS(0x1a4)
  372. #define VR4121_ASIM01REG VR4121_ADRS(0x1a6)
  373. #define VR4121_RXB0RREG VR4121_ADRS(0x1a8)
  374. #define VR4121_RXB0LREG VR4121_ADRS(0x1aa)
  375. #define VR4121_RXS0RREG VR4121_ADRS(0x1ac)
  376. #define VR4121_TXS0LREG VR4121_ADRS(0x1ae)
  377. #define VR4121_ASIS0REG VR4121_ADRS(0x1b0)
  378. #define VR4121_INTR0REG VR4121_ADRS(0x1b2)
  379. #define VR4121_BRG0REG VR4121_ADRS(0x1b4)  /* new XXX */
  380. #define VR4121_BPRM0REG VR4121_ADRS(0x1b6)
  381. #define VR4121_DSIURESETREG VR4121_ADRS(0x1b8)
  383. /* DSIU subsystem DSIURESETREG bit definitions */
  385. #define VR4121_DSIURST (1 << 0)
  387. /* DSIU subsystem ASIM00REG register bit definitions */
  389. #define VR4121_ASIM00REG_RESERVED  (1 << 7)
  390. #define VR4121_RXE0    (1 << 6)
  391. #define VR4121_DSIU_PAR_SHIFT    4
  392. #define VR4121_DSIU_PAR_EVEN    (3 << VR4121_DSIU_PAR_SHIFT)
  393. #define VR4121_DSIU_PAR_ODD    (2 << VR4121_DSIU_PAR_SHIFT)
  394. #define VR4121_DSIU_PAR_ZERO    (1 << VR4121_DSIU_PAR_SHIFT)
  395. #define VR4121_DSIU_PAR_EXTEND    (0 << VR4121_DSIU_PAR_SHIFT)
  396. #define VR4121_DSIU_CHARLEN_8    (1 << 3)
  397. #define VR4121_DSIU_CHARLEN_7    (0 << 3)
  398. #define VR4121_DSIU_STOPBITS_2    (1 << 2)
  399. #define VR4121_DSIU_STOPBITS_1    (1 << 2)
  400. #define VR4121_DSIU_SCLS0    (1 << 0)  /* new XXX */
  402. /* DSIU subsystem BPRM0REG register bit definitions */
  404. #define VR4121_BRCE0    (1 << 7)
  406. /* DSIU subsystem INTR0REG register bit definitions */
  408. #define VR4121_INTDCD    (1 << 3)
  409. #define VR4121_INTSER0    (1 << 2)
  410. #define VR4121_INTSR0    (1 << 1)
  411. #define VR4121_INTST0    (1 << 0)
  413. /* DSIU subsystem ASIS0REG register bit definitions */
  415. #define VR4121_SOT0    (1 << 7)
  416. #define VR4121_PE0    (1 << 2)
  417. #define VR4121_FE0    (1 << 1)
  418. #define VR4121_OVE0    (1 << 0)
  420. /* LED registers */
  422. #define VR4121_LEDHTSREG    VR4121_ADRS(0x240)
  423. #define VR4121_LEDTLSREG    VR4121_ADRS(0x242)
  424. #define VR4121_LEDHLTCLREG    VR4121_ADRS(0x244)
  425. #define VR4121_LEDHLTCHREG    VR4121_ADRS(0x246)
  426. #define VR4121_LEDCNTREG    VR4121_ADRS(0x248)
  427. #define VR4121_LEDASTCREG    VR4121_ADRS(0x24a)
  428. #define VR4121_LEDINTREG    VR4121_ADRS(0x24c)
  430. /* SIU registers -- (16550-compatible registers not included) */
  432. #define VR4121_SIURSEL    VR4121_ADRS(0x01000008)
  434. /* HSP registers */
  436. #define VR4121_HSPINIT    VR4121_ADRS(0x01000020)
  437. #define VR4121_HSPDATA    VR4121_ADRS(0x01000022)
  438. #define VR4121_HSPINDEX    VR4121_ADRS(0x01000024)
  439. #define VR4121_HSPID    VR4121_ADRS(0x01000028)
  440. #define VR4121_HSPPCS    VR4121_ADRS(0x01000029)
  441. #define VR4121_HSPPCTEL    VR4121_ADRS(0x01000029)
  443. #ifdef __cplusplus
  444. }
  445. #endif
  447. #endif /* __INCnvr4121h */