开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
m5407.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：18k
源码类别：

VxWorks

开发平台：

C/C++

m5407.h：源码内容
  1. /* m5407.h - Motorola MCF5407 CPU control registers */
  3. /* Copyright 1994-2000 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01a,27sep00,dh   written (based on m5307.h)
  9. */
  11. /*
  12. This file contains I/O addresses and related constants for the MCF5407
  13. */
  15. #ifndef __INCm5407h
  16. #define __INCm5407h
  18. #ifdef __cplusplus
  19. extern "C" {
  20. #endif
  22. /*
  23. Need to use a distinct cast macro in order to not conflict with other
  24. include files.
  25. */
  27. #ifdef _ASMLANGUAGE
  28. #define CAST_M5407(x)
  29. #else /* _ASMLANGUAGE */
  30. #define CAST_M5407(x) (x)
  31. #endif /* _ASMLANGUAGE */
  33. /* Size of internal SRAM */
  35. #define M5407_SRAM_SIZE 4096 /* size of SRAM */
  36. #define M5407_SRAM_BANK_SIZE 2048 /* size of SRAM bank */
  37. #define M5407_DCACHE_SIZE 8192 /* size of data cache */
  38. #define M5407_ICACHE_SIZE 16384 /* size of instruction cache */
  40. /* ACRs (access control registers) */
  42. #define M5407_ACR_ADDR_BASE(n) ((n) & 0xff000000) /* region base */
  43. #define M5407_ACR_ADDR_MASK(n) (((n)>>8) & 0x00ff0000) /* region mask */
  44. #define M5407_ACR_ENABLE (1 << 15) /* enable ACR */
  45. #define M5407_ACR_MODE_USER (0 << 13) /* match if user */
  46. #define M5407_ACR_MODE_SUPER (1 << 13) /* match if supervisor */
  47. #define M5407_ACR_MODE_ANY (2 << 13) /* match any */
  48. #define M5407_ACR_WRITETHROUGH (0 << 5) /* cacheable, writethrough */
  49. #define M5407_ACR_COPYBACK (1 << 5) /* cacheable, copyback */
  50. #define M5407_ACR_INH_PRECISE (2 << 5) /* cache-inhibited, precise */
  51. #define M5407_ACR_INH_IMPRECISE (3 << 5) /* cache-inhibited, imprecise*/
  52. #define M5407_ACR_WP (1 << 2) /* write-protect */
  54. /* System Integration Module register addresses */
  56. #define M5407_SIM_RSR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x000))
  57. #define M5407_SIM_SYPCR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x001))
  58. #define M5407_SIM_SWIVR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x002))
  59. #define M5407_SIM_SWSR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x003))
  61. #define M5407_SIM_PAR(base) (CAST_M5407(volatile UINT16 *)((base) + 0x004))
  62. #define M5407_SIM_IRQPAR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x006))
  63. #define M5407_SIM_PLLCR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x008))
  64. #define M5407_SIM_MPARK(base) (CAST_M5407(volatile UINT8  *)((base) + 0x00c))
  66. #define M5407_SIM_IPR(base) (CAST_M5407(volatile UINT32 *)((base) + 0x040))
  67. #define M5407_SIM_IMR(base) (CAST_M5407(volatile UINT32 *)((base) + 0x044))
  69. /* Autovector control */
  70. #define MCF5407_SIM_AVCR_BLK (1 << 0)
  71. #define MCF5407_SIM_AVCR_AVEC1 (1 << 1)
  72. #define MCF5407_SIM_AVCR_AVEC2 (1 << 2)
  73. #define MCF5407_SIM_AVCR_AVEC3 (1 << 3)
  74. #define MCF5407_SIM_AVCR_AVEC4 (1 << 4)
  75. #define MCF5407_SIM_AVCR_AVEC5 (1 << 5)
  76. #define MCF5407_SIM_AVCR_AVEC6 (1 << 6)
  77. #define MCF5407_SIM_AVCR_AVEC7 (1 << 7)
  79. #define M5407_SIM_AVCR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x04b))
  81. #define M5407_SIM_ICR_SWT(base)
  82. (CAST_M5407(volatile UINT8  *)((base) + 0x04c))
  83. #define M5407_SIM_ICR_TIMER1(base)
  84. (CAST_M5407(volatile UINT8  *)((base) + 0x04d))
  85. #define M5407_SIM_ICR_TIMER2(base)
  86. (CAST_M5407(volatile UINT8  *)((base) + 0x04e))
  87. #define M5407_SIM_ICR_MBUS(base)
  88. (CAST_M5407(volatile UINT8  *)((base) + 0x04f))
  89. #define M5407_SIM_ICR_UART1(base)
  90. (CAST_M5407(volatile UINT8  *)((base) + 0x050))
  91. #define M5407_SIM_ICR_UART2(base)
  92. (CAST_M5407(volatile UINT8  *)((base) + 0x051))
  93. #define M5407_SIM_ICR_DMA0(base)
  94. (CAST_M5407(volatile UINT8  *)((base) + 0x052))
  95. #define M5407_SIM_ICR_DMA1(base)
  96. (CAST_M5407(volatile UINT8  *)((base) + 0x053))
  97. #define M5407_SIM_ICR_DMA2(base)
  98. (CAST_M5407(volatile UINT8  *)((base) + 0x054))
  99. #define M5407_SIM_ICR_DMA3(base)
  100. (CAST_M5407(volatile UINT8  *)((base) + 0x055))
  101. #define M5407_SIM_ICR_ICR10(base)
  102. (CAST_M5407(volatile UINT8  *)((base) + 0x056))
  103. #define M5407_SIM_ICR_ICR11(base)
  104. (CAST_M5407(volatile UINT8  *)((base) + 0x057))
  106. /* Chip select registers */
  108. #define M5407_SIM_CSAR0(base) (CAST_M5407(volatile UINT16 *)((base) + 0x080))
  109. #define M5407_SIM_CSMR0(base) (CAST_M5407(volatile UINT32 *)((base) + 0x084))
  110. #define M5407_SIM_CSCR0(base) (CAST_M5407(volatile UINT16 *)((base) + 0x08a))
  112. #define M5407_SIM_CSAR1(base) (CAST_M5407(volatile UINT16 *)((base) + 0x08c))
  113. #define M5407_SIM_CSMR1(base) (CAST_M5407(volatile UINT32 *)((base) + 0x090))
  114. #define M5407_SIM_CSCR1(base) (CAST_M5407(volatile UINT16 *)((base) + 0x096))
  116. #define M5407_SIM_CSAR2(base) (CAST_M5407(volatile UINT16 *)((base) + 0x098))
  117. #define M5407_SIM_CSMR2(base) (CAST_M5407(volatile UINT32 *)((base) + 0x09c))
  118. #define M5407_SIM_CSCR2(base) (CAST_M5407(volatile UINT16 *)((base) + 0x0a2))
  120. #define M5407_SIM_CSAR3(base) (CAST_M5407(volatile UINT16 *)((base) + 0x0a4))
  121. #define M5407_SIM_CSMR3(base) (CAST_M5407(volatile UINT32 *)((base) + 0x0a8))
  122. #define M5407_SIM_CSCR3(base) (CAST_M5407(volatile UINT16 *)((base) + 0x0ae))
  124. #define M5407_SIM_CSAR4(base) (CAST_M5407(volatile UINT16 *)((base) + 0x0b0))
  125. #define M5407_SIM_CSMR4(base) (CAST_M5407(volatile UINT32 *)((base) + 0x0b4))
  126. #define M5407_SIM_CSCR4(base) (CAST_M5407(volatile UINT16 *)((base) + 0x0ba))
  128. #define M5407_SIM_CSAR5(base) (CAST_M5407(volatile UINT16 *)((base) + 0x0bc))
  129. #define M5407_SIM_CSMR5(base) (CAST_M5407(volatile UINT32 *)((base) + 0x0c0))
  130. #define M5407_SIM_CSCR5(base) (CAST_M5407(volatile UINT16 *)((base) + 0x0c6))
  132. #define M5407_SIM_CSAR6(base) (CAST_M5407(volatile UINT16 *)((base) + 0x0c8))
  133. #define M5407_SIM_CSMR6(base) (CAST_M5407(volatile UINT32 *)((base) + 0x0cc))
  134. #define M5407_SIM_CSCR6(base) (CAST_M5407(volatile UINT16 *)((base) + 0x0d2))
  136. #define M5407_SIM_CSAR7(base) (CAST_M5407(volatile UINT16 *)((base) + 0x0d4))
  137. #define M5407_SIM_CSMR7(base) (CAST_M5407(volatile UINT32 *)((base) + 0x0d8))
  138. #define M5407_SIM_CSCR7(base) (CAST_M5407(volatile UINT16 *)((base) + 0x0de))
  141. #define M5407_SIM_DCR(base) (CAST_M5407(volatile UINT16 *)((base) + 0x100))
  142. #define M5407_SIM_DACR0(base) (CAST_M5407(volatile UINT32 *)((base) + 0x108))
  143. #define M5407_SIM_DMR0(base) (CAST_M5407(volatile UINT32 *)((base) + 0x10c))
  144. #define M5407_SIM_DACR1(base) (CAST_M5407(volatile UINT32 *)((base) + 0x110))
  145. #define M5407_SIM_DMR1(base) (CAST_M5407(volatile UINT32 *)((base) + 0x114))
  146. #define M5407_SIM_TMR0(base) (CAST_M5407(volatile UINT16 *)((base) + 0x140))
  147. #define M5407_SIM_TRR0(base) (CAST_M5407(volatile UINT16 *)((base) + 0x144))
  148. #define M5407_SIM_TCR0(base) (CAST_M5407(volatile UINT16 *)((base) + 0x148))
  149. #define M5407_SIM_TCN0(base) (CAST_M5407(volatile UINT16 *)((base) + 0x14c))
  150. #define M5407_SIM_TER0(base) (CAST_M5407(volatile UINT8  *)((base) + 0x151))
  151. #define M5407_SIM_TMR1(base) (CAST_M5407(volatile UINT16 *)((base) + 0x180))
  152. #define M5407_SIM_TRR1(base) (CAST_M5407(volatile UINT16 *)((base) + 0x184))
  153. #define M5407_SIM_TCR1(base) (CAST_M5407(volatile UINT16 *)((base) + 0x188))
  154. #define M5407_SIM_TCN1(base) (CAST_M5407(volatile UINT16 *)((base) + 0x18c))
  155. #define M5407_SIM_TER1(base) (CAST_M5407(volatile UINT8  *)((base) + 0x191))
  157. #define M5407_UART_MR(base, uart)
  158. (CAST_M5407(volatile UINT8 *)((base) + 0x1c0 + ((uart) ? 0x40 : 0x00)))
  159. #define M5407_UART_SR(base, uart)
  160. (CAST_M5407(volatile UINT8 *)((base) + 0x1c4 + ((uart) ? 0x40 : 0x00)))
  161. #define M5407_UART_CSR(base, uart)
  162. (CAST_M5407(volatile UINT8 *)((base) + 0x1c4 + ((uart) ? 0x40 : 0x00)))
  163. #define M5407_UART_CR(base, uart)
  164. (CAST_M5407(volatile UINT8 *)((base) + 0x1c8 + ((uart) ? 0x40 : 0x00)))
  165. #define M5407_UART_RB(base, uart)
  166. (CAST_M5407(volatile UINT8 *)((base) + 0x1cc + ((uart) ? 0x40 : 0x00)))
  167. #define M5407_UART_TB(base, uart)
  168. (CAST_M5407(volatile UINT8 *)((base) + 0x1cc + ((uart) ? 0x40 : 0x00)))
  169. #define M5407_UART_IPCR(base, uart)
  170. (CAST_M5407(volatile UINT8 *)((base) + 0x1d0 + ((uart) ? 0x40 : 0x00)))
  171. #define M5407_UART_ACR(base, uart)
  172. (CAST_M5407(volatile UINT8 *)((base) + 0x1d0 + ((uart) ? 0x40 : 0x00)))
  173. #define M5407_UART_ISR(base, uart)
  174. (CAST_M5407(volatile UINT8 *)((base) + 0x1d4 + ((uart) ? 0x40 : 0x00)))
  175. #define M5407_UART_IMR(base, uart)
  176. (CAST_M5407(volatile UINT8 *)((base) + 0x1d4 + ((uart) ? 0x40 : 0x00)))
  177. #define M5407_UART_BG1(base, uart)
  178. (CAST_M5407(volatile UINT8 *)((base) + 0x1d8 + ((uart) ? 0x40 : 0x00)))
  179. #define M5407_UART_BG2(base, uart)
  180. (CAST_M5407(volatile UINT8 *)((base) + 0x1dc + ((uart) ? 0x40 : 0x00)))
  181. #define M5407_UART_IVR(base, uart)
  182. (CAST_M5407(volatile UINT8 *)((base) + 0x1f0 + ((uart) ? 0x40 : 0x00)))
  183. #define M5407_UART_IP(base, uart)
  184. (CAST_M5407(volatile UINT8 *)((base) + 0x1f4 + ((uart) ? 0x40 : 0x00)))
  185. #define M5407_UART_OP2(base, uart)
  186. (CAST_M5407(volatile UINT8 *)((base) + 0x1f8 + ((uart) ? 0x40 : 0x00)))
  187. #define M5407_UART_OP1(base, uart)
  188. (CAST_M5407(volatile UINT8 *)((base) + 0x1fc + ((uart) ? 0x40 : 0x00)))
  190. #define M5407_SIM_PADDR(base) (CAST_M5407(volatile UINT16 *)((base) + 0x244))
  191. #define M5407_SIM_PADAT(base) (CAST_M5407(volatile UINT16 *)((base) + 0x248))
  192. #define M5407_SIM_MADR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x280))
  193. #define M5407_SIM_MFDR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x284))
  194. #define M5407_SIM_MBCR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x288))
  195. #define M5407_SIM_MBSR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x28c))
  196. #define M5407_SIM_MBDR(base) (CAST_M5407(volatile UINT8  *)((base) + 0x290))
  197. #define M5407_SIM_SAR0(base) (CAST_M5407(volatile UINT32 *)((base) + 0x300))
  198. #define M5407_SIM_DAR0(base) (CAST_M5407(volatile UINT32 *)((base) + 0x304))
  199. #define M5407_SIM_DCR0(base) (CAST_M5407(volatile UINT16 *)((base) + 0x308))
  200. #define M5407_SIM_BCR0(base) (CAST_M5407(volatile UINT16 *)((base) + 0x30c))
  201. #define M5407_SIM_DSR0(base) (CAST_M5407(volatile UINT8  *)((base) + 0x310))
  202. #define M5407_SIM_DIVR0(base) (CAST_M5407(volatile UINT8  *)((base) + 0x314))
  203. #define M5407_SIM_SAR1(base) (CAST_M5407(volatile UINT32 *)((base) + 0x340))
  204. #define M5407_SIM_DAR1(base) (CAST_M5407(volatile UINT32 *)((base) + 0x344))
  205. #define M5407_SIM_DCR1(base) (CAST_M5407(volatile UINT16 *)((base) + 0x348))
  206. #define M5407_SIM_BCR1(base) (CAST_M5407(volatile UINT16 *)((base) + 0x34c))
  207. #define M5407_SIM_DSR1(base) (CAST_M5407(volatile UINT8  *)((base) + 0x350))
  208. #define M5407_SIM_DIVR1(base) (CAST_M5407(volatile UINT8  *)((base) + 0x354))
  209. #define M5407_SIM_SAR2(base) (CAST_M5407(volatile UINT32 *)((base) + 0x380))
  210. #define M5407_SIM_DAR2(base) (CAST_M5407(volatile UINT32 *)((base) + 0x384))
  211. #define M5407_SIM_DCR2(base) (CAST_M5407(volatile UINT16 *)((base) + 0x388))
  212. #define M5407_SIM_BCR2(base) (CAST_M5407(volatile UINT16 *)((base) + 0x38c))
  213. #define M5407_SIM_DSR2(base) (CAST_M5407(volatile UINT8  *)((base) + 0x390))
  214. #define M5407_SIM_DIVR2(base) (CAST_M5407(volatile UINT8  *)((base) + 0x394))
  215. #define M5407_SIM_SAR3(base) (CAST_M5407(volatile UINT32 *)((base) + 0x3c0))
  216. #define M5407_SIM_DAR3(base) (CAST_M5407(volatile UINT32 *)((base) + 0x3c4))
  217. #define M5407_SIM_DCR3(base) (CAST_M5407(volatile UINT16 *)((base) + 0x3c8))
  218. #define M5407_SIM_BCR3(base) (CAST_M5407(volatile UINT16 *)((base) + 0x3cc))
  219. #define M5407_SIM_DSR3(base) (CAST_M5407(volatile UINT8  *)((base) + 0x3d0))
  220. #define M5407_SIM_DIVR3(base) (CAST_M5407(volatile UINT8  *)((base) + 0x3d4))
  222. /* SIM Module Configuration Register definitions */
  224. /* ICR - encode bits for ICR_xx registers */
  225. #define M5407_SIM_ICR_BITS(auto, level, priority)
  226.   ((((auto) & 0x01) << 7)
  227.    | (((level) & 0x07) << 2)
  228.    | ((priority) & 0x03))
  230. /* IMR - Interrupt Mask Register bit definitions */
  231. #define M5407_IMR_EINT1 (1 << 1)
  232. #define M5407_IMR_EINT2 (1 << 2)
  233. #define M5407_IMR_EINT3 (1 << 3)
  234. #define M5407_IMR_EINT4 (1 << 4)
  235. #define M5407_IMR_EINT5 (1 << 5)
  236. #define M5407_IMR_EINT6 (1 << 6)
  237. #define M5407_IMR_EINT7 (1 << 7)
  238. #define M5407_IMR_SWT (1 << 8)
  239. #define M5407_IMR_TIMER1 (1 << 9)
  240. #define M5407_IMR_TIMER2 (1 << 10)
  241. #define M5407_IMR_MBUS (1 << 11)
  242. #define M5407_IMR_UART1 (1 << 12)
  243. #define M5407_IMR_UART2 (1 << 13)
  244. #define M5407_IMR_DMA0 (1 << 14)
  245. #define M5407_IMR_DMA1 (1 << 15)
  246. #define M5407_IMR_DMA2 (1 << 16)
  247. #define M5407_IMR_DMA3 (1 << 17)
  249. /* chip select mask registers */
  250. #define M5407_CS_CSMR_MASK_64k 0x00000000
  251. #define M5407_CS_CSMR_MASK_128k 0x00010000
  252. #define M5407_CS_CSMR_MASK_256k 0x00030000
  253. #define M5407_CS_CSMR_MASK_512k 0x00070000
  254. #define M5407_CS_CSMR_MASK_1M 0x000f0000
  255. #define M5407_CS_CSMR_MASK_2M 0x001f0000
  256. #define M5407_CS_CSMR_MASK_4M 0x003f0000
  257. #define M5407_CS_CSMR_MASK_8M 0x007f0000
  258. #define M5407_CS_CSMR_MASK_16M 0x00ff0000
  259. #define M5407_CS_CSMR_MASK_32M 0x01ff0000
  260. #define M5407_CS_CSMR_MASK_64M 0x03ff0000
  261. #define M5407_CS_CSMR_MASK_128M 0x07ff0000
  262. #define M5407_CS_CSMR_MASK_256M 0x0fff0000
  263. #define M5407_CS_CSMR_MASK_512M 0x1fff0000
  264. #define M5407_CS_CSMR_MASK_1G 0x3fff0000
  265. #define M5407_CS_CSMR_MASK_2G 0x7fff0000
  266. #define M5407_CS_CSMR_MASK_4G 0xffff0000
  267. #define M5407_CS_CSMR_WP (1 << 8) /* write protect */
  268. #define M5407_CS_CSMR_AM (1 << 6) /* alternate master */
  269. #define M5407_CS_CSMR_CI (1 << 5) /* mask CPU/IACK */
  270. #define M5407_CS_CSMR_SC (1 << 4) /* mask supervisor code */
  271. #define M5407_CS_CSMR_SD (1 << 3) /* mask supervisor data */
  272. #define M5407_CS_CSMR_UC (1 << 2) /* mask user code */
  273. #define M5407_CS_CSMR_UD (1 << 1) /* mask user data */
  274. #define M5407_CS_CSMR_V (1 << 0) /* valid */
  276. /* chip select control regs (CSCR) & default mem control reg (DMCR) */
  277. #define M5407_CS_CSCR_WS(n) ((n) << 10) /* wait-states */
  278. #define M5407_CS_CSCR_WS_15 M5407_CS_CSCR_WS(15)
  279. #define M5407_CS_CSCR_WS_14 M5407_CS_CSCR_WS(14)
  280. #define M5407_CS_CSCR_WS_13 M5407_CS_CSCR_WS(13)
  281. #define M5407_CS_CSCR_WS_12 M5407_CS_CSCR_WS(12)
  282. #define M5407_CS_CSCR_WS_11 M5407_CS_CSCR_WS(11)
  283. #define M5407_CS_CSCR_WS_10 M5407_CS_CSCR_WS(10)
  284. #define M5407_CS_CSCR_WS_9 M5407_CS_CSCR_WS(9)
  285. #define M5407_CS_CSCR_WS_8 M5407_CS_CSCR_WS(8)
  286. #define M5407_CS_CSCR_WS_7 M5407_CS_CSCR_WS(7)
  287. #define M5407_CS_CSCR_WS_6 M5407_CS_CSCR_WS(6)
  288. #define M5407_CS_CSCR_WS_5 M5407_CS_CSCR_WS(5)
  289. #define M5407_CS_CSCR_WS_4 M5407_CS_CSCR_WS(4)
  290. #define M5407_CS_CSCR_WS_3 M5407_CS_CSCR_WS(3)
  291. #define M5407_CS_CSCR_WS_2 M5407_CS_CSCR_WS(2)
  292. #define M5407_CS_CSCR_WS_1 M5407_CS_CSCR_WS(1)
  293. #define M5407_CS_CSCR_WS_0 M5407_CS_CSCR_WS(0)
  294. #define M5407_CS_CSCR_AA (1 << 8) /* auto-acknowledge */
  295. #define M5407_CS_CSCR_PS_32 (0 << 6) /* 32-bit port size */
  296. #define M5407_CS_CSCR_PS_8 (1 << 6) /* 8-bit port size */
  297. #define M5407_CS_CSCR_PS_16 (2 << 6) /* 16-bit port size */
  298. #define M5407_CS_CSCR_BEM (1 << 5) /* byte enable module */
  299. #define M5407_CS_CSCR_BSTR (1 << 4) /* burst read enable */
  300. #define M5407_CS_CSCR_BSTW (1 << 3) /* burst write enable */
  302. /* DRAM controller */
  304. /* DRAM Control Register (DCR) */
  305. #define M5407_DCR_SO (1 << 15) /* synchronous operation */
  306. #define M5407_DCR_NAM (1 << 13) /* no address multiplexing */
  307. /* sync only bits */
  308. #define M5407_DCR_COC (1 << 12) /* command on clock enable */
  309. #define M5407_DCR_IS (1 << 11) /* initiate self-refresh */
  310. #define M5407_DCR_RTIM_3CLKS (0 << 9) /* 3 clks REFRESH to ACTV */
  311. #define M5407_DCR_RTIM_6CLKS (1 << 9) /* 6 clks REFRESH to ACTV */
  312. #define M5407_DCR_RTIM_9CLKS (2 << 9) /* 9 clks REFRESH to ACTV */
  313. /* async only bits */
  314. #define M5407_DCR_RRA_2CLKS (0 << 11) /* RAS asserted 2 clocks */
  315. #define M5407_DCR_RRA_3CLKS (1 << 11) /* RAS asserted 3 clocks */
  316. #define M5407_DCR_RRA_4CLKS (2 << 11) /* RAS asserted 4 clocks */
  317. #define M5407_DCR_RRA_5CLKS (3 << 11) /* RAS asserted 5 clocks */
  318. #define M5407_DCR_RRP_1CLKS (0 << 9) /* RAS precharged 1 clocks */
  319. #define M5407_DCR_RRP_2CLKS (1 << 9) /* RAS precharged 2 clocks */
  320. #define M5407_DCR_RRP_3CLKS (2 << 9) /* RAS precharged 3 clocks */
  321. #define M5407_DCR_RRP_4CLKS (3 << 9) /* RAS precharged 4 clocks */
  322. #define M5407_DCR_RC(n) ((n) & 0x01ff) /* refresh count */
  324. /* DRAM controller address and control registers */
  325. #define M5407_DACR_RE (1 << 15) /* refresh enable */
  326. #define M5407_DACR_PS_32 (0 << 4) /* 32 bit port */
  327. #define M5407_DACR_PS_8 (1 << 4) /* 8 bit port */
  328. #define M5407_DACR_PS_16 (2 << 4) /* 16 bit port */
  329. /* sync */
  330. #define M5407_DACR_CASL_1 (0 << 12) /* CASL 1 (see manual) */ 
  331. #define M5407_DACR_CASL_2 (1 << 12) /* CASL 2 (see manual) */ 
  332. #define M5407_DACR_CASL_3 (2 << 12) /* CASL 3 (see manual) */ 
  333. #define M5407_DACR_CBM(n) ((n) << 8) /* command and bank mux */
  334. #define M5407_DACR_IMRS (1 << 6) /* init mode reg set cmd */
  335. #define M5407_DACR_IP (1 << 3) /* init precharge all cmd */
  336. #define M5407_DACR_PM (1 << 2) /* page mode */
  337. /* async */
  338. #define M5407_DACR_CAS_1CLKS (0 << 12) /* CAS asserted 1 clocks */
  339. #define M5407_DACR_CAS_2CLKS (1 << 12) /* CAS asserted 2 clocks */
  340. #define M5407_DACR_CAS_3CLKS (2 << 12) /* CAS asserted 3 clocks */
  341. #define M5407_DACR_CAS_4CLKS (3 << 12) /* CAS asserted 4 clocks */
  342. #define M5407_DACR_RAS_1CLKS (0 << 10) /* RAS asserted 1 clocks */
  343. #define M5407_DACR_RAS_2CLKS (1 << 10) /* RAS asserted 2 clocks */
  344. #define M5407_DACR_RAS_3CLKS (2 << 10) /* RAS asserted 3 clocks */
  345. #define M5407_DACR_RAS_4CLKS (3 << 10) /* RAS asserted 4 clocks */
  346. #define M5407_DACR_RNCN (1 << 9) /* RAS to CAS negate */
  347. #define M5407_DACR_RCD (1 << 8) /* RAS to CAS delay */
  348. #define M5407_DACR_EDO (1 << 6) /* extended data out */
  349. #define M5407_DACR_PM_NONE (0 << 2) /* no page mode */
  350. #define M5407_DACR_PM_BRST (1 << 2) /* page mode on burst only */
  351. #define M5407_DACR_PM_CONT (3 << 2) /* continuous page mode */
  353. /* DRAM controller mask registers */
  354. #define M5407_DMR_MASK_256k 0x00000000
  355. #define M5407_DMR_MASK_512k 0x00040000
  356. #define M5407_DMR_MASK_1M 0x000c0000
  357. #define M5407_DMR_MASK_2M 0x001c0000
  358. #define M5407_DMR_MASK_4M 0x003c0000
  359. #define M5407_DMR_MASK_8M 0x007c0000
  360. #define M5407_DMR_MASK_16M 0x00fc0000
  361. #define M5407_DMR_MASK_32M 0x01fc0000
  362. #define M5407_DMR_MASK_64M 0x03fc0000
  363. #define M5407_DMR_MASK_128M 0x07fc0000
  364. #define M5407_DMR_MASK_256M 0x0ffc0000
  365. #define M5407_DMR_MASK_512M 0x1ffc0000
  366. #define M5407_DMR_MASK_1G 0x3ffc0000
  367. #define M5407_DMR_MASK_2G 0x7ffc0000
  368. #define M5407_DMR_MASK_4G 0xfffc0000
  369. #define M5407_DMR_WP (1 << 8) /* write protect */
  370. #define M5407_DMR_AM (1 << 6) /* alternate master */
  371. #define M5407_DMR_CI (1 << 5) /* mask CPU/IACK */
  372. #define M5407_DMR_SC (1 << 4) /* mask supervisor code */
  373. #define M5407_DMR_SD (1 << 3) /* mask supervisor data */
  374. #define M5407_DMR_UC (1 << 2) /* mask user code */
  375. #define M5407_DMR_UD (1 << 1) /* mask user data */
  376. #define M5407_DMR_V (1 << 0) /* valid */
  378. /* DRAM controller (synchronous operation) */
  380. #ifdef __cplusplus
  381. }
  382. #endif
  384. #endif /* __INCm5407h */