开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
m68302.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：30k
源码类别：

VxWorks

开发平台：

C/C++

m68302.h：源码内容
  1. /* m68302.h - Motorola MC68302 CPU control registers */
  3. /* Copyright 1984-1996, Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01i,16dec96,dat  fixed some hdlc values, SPR 2260
  9. 01h,31may96,dat  correct use of volatile type for SCC_BUFF & SCC_REG
  10. 01g,10may96,dat  added IMP_SCCX_PARAM and IMP_SCCX_PROT for m68302Sio.
  11. 01f,22sep92,rrr  added support for c++
  12. 01e,10aug92,caf  added TY_CO_DEV and function declarations for 5.1 upgrade.
  13.  for 5.0.x compatibility, define INCLUDE_TY_CO_DRV_50 when
  14.  including this header.
  15. 01d,26may92,rrr  the tree shuffle
  16. 01c,04oct91,rrr  passed through the ansification filter
  17.   -fixed #else and #endif
  18.   -changed ASMLANGUAGE to _ASMLANGUAGE
  19.   -changed copyright notice
  20. 01b,30sep91,caf  added _ASMLANGUAGE conditional.
  21. 01a,19sep91,jcf  written.
  22. */
  24. /*
  25. This file contains I/O address and related constants for the MC68302.
  26. */
  28. #ifndef __INCm68302h
  29. #define __INCm68302h
  31. #ifdef __cplusplus
  32. extern "C" {
  33. #endif
  35. #ifndef _ASMLANGUAGE
  37. #ifndef INCLUDE_TY_CO_DRV_50
  38. #include "tyLib.h"
  39. #endif /* INCLUDE_TY_CO_DRV_50 */
  41. /* System Configuration Registers */
  43. #define IMP_BAR ((UINT16 *)0xf2) /* Base Address Register */
  44. #define IMP_SCR ((UINT32 *)0xf4) /* System Control Register */
  46. /* MC68302 parameter register addresses */
  48. #define IMP_SCC1 ((SCC *)    (IMP_BASE_ADRS + 0x400))
  49. #define IMP_SCC1_PARAM ((SCC_PARAM *)(IMP_BASE_ADRS + 0x480))
  50. #define IMP_SCC1_PROT ((PROT_UART *) (IMP_BASE_ADRS + 0x49c))
  51. #define IMP_SCC2 ((SCC *)    (IMP_BASE_ADRS + 0x500))
  52. #define IMP_SCC2_PARAM ((SCC_PARAM *)(IMP_BASE_ADRS + 0x580))
  53. #define IMP_SCC2_PROT ((PROT_UART *) (IMP_BASE_ADRS + 0x59c))
  54. #define IMP_SCC3 ((SCC3 *)   (IMP_BASE_ADRS + 0x600))
  55. #define IMP_SCC3_PARAM ((SCC_PARAM *)(IMP_BASE_ADRS + 0x680))
  56. #define IMP_SCC3_PROT ((PROT_UART *) (IMP_BASE_ADRS + 0x69c))
  57. #define IMP_CMR ((UINT16 *) (IMP_BASE_ADRS + 0x802))
  58. #define IMP_SAPR ((UINT32 *) (IMP_BASE_ADRS + 0x804))
  59. #define IMP_DAPR ((UINT32 *) (IMP_BASE_ADRS + 0x808))
  60. #define IMP_BCR ((UINT16 *) (IMP_BASE_ADRS + 0x80c))
  61. #define IMP_CSR ((UINT8 *)  (IMP_BASE_ADRS + 0x80e))
  62. #define IMP_FCR ((UINT8 *)  (IMP_BASE_ADRS + 0x810))
  63. #define IMP_GIMR ((UINT16 *) (IMP_BASE_ADRS + 0x812))
  64. #define IMP_IPR ((UINT16 *) (IMP_BASE_ADRS + 0x814))
  65. #define IMP_IMR ((UINT16 *) (IMP_BASE_ADRS + 0x816))
  66. #define IMP_ISR ((UINT16 *) (IMP_BASE_ADRS + 0x818))
  67. #define IMP_PACNT ((UINT16 *) (IMP_BASE_ADRS + 0x81e))
  68. #define IMP_PADDR ((UINT16 *) (IMP_BASE_ADRS + 0x820))
  69. #define IMP_PADAT ((UINT16 *) (IMP_BASE_ADRS + 0x822))
  70. #define IMP_PBCNT ((UINT16 *) (IMP_BASE_ADRS + 0x824))
  71. #define IMP_PBDDR ((UINT16 *) (IMP_BASE_ADRS + 0x826))
  72. #define IMP_PBDAT ((UINT16 *) (IMP_BASE_ADRS + 0x828))
  73. #define IMP_BR0 ((UINT16 *) (IMP_BASE_ADRS + 0x830))
  74. #define IMP_OR0 ((UINT16 *) (IMP_BASE_ADRS + 0x832))
  75. #define IMP_BR1 ((UINT16 *) (IMP_BASE_ADRS + 0x834))
  76. #define IMP_OR1 ((UINT16 *) (IMP_BASE_ADRS + 0x836))
  77. #define IMP_BR2 ((UINT16 *) (IMP_BASE_ADRS + 0x838))
  78. #define IMP_OR2 ((UINT16 *) (IMP_BASE_ADRS + 0x83a))
  79. #define IMP_BR3 ((UINT16 *) (IMP_BASE_ADRS + 0x83c))
  80. #define IMP_OR3 ((UINT16 *) (IMP_BASE_ADRS + 0x83e))
  81. #define IMP_TMR1 ((UINT16 *) (IMP_BASE_ADRS + 0x840))
  82. #define IMP_TRR1 ((UINT16 *) (IMP_BASE_ADRS + 0x842))
  83. #define IMP_TCR1 ((UINT16 *) (IMP_BASE_ADRS + 0x844))
  84. #define IMP_TCN1 ((UINT16 *) (IMP_BASE_ADRS + 0x846))
  85. #define IMP_TER1 ((UINT8 *)  (IMP_BASE_ADRS + 0x849))
  86. #define IMP_WRR ((UINT16 *) (IMP_BASE_ADRS + 0x84a))
  87. #define IMP_WCN ((UINT16 *) (IMP_BASE_ADRS + 0x84c))
  88. #define IMP_TMR2 ((UINT16 *) (IMP_BASE_ADRS + 0x850))
  89. #define IMP_TRR2 ((UINT16 *) (IMP_BASE_ADRS + 0x852))
  90. #define IMP_TCR2 ((UINT16 *) (IMP_BASE_ADRS + 0x854))
  91. #define IMP_TCN2 ((UINT16 *) (IMP_BASE_ADRS + 0x856))
  92. #define IMP_TER2 ((UINT8 *)  (IMP_BASE_ADRS + 0x859))
  93. #define IMP_CR ((UINT8 *)  (IMP_BASE_ADRS + 0x860))
  94. #define IMP_SCC1_REG ((SCC_REG *)(IMP_BASE_ADRS + 0x880))
  95. #define IMP_SCC2_REG ((SCC_REG *)(IMP_BASE_ADRS + 0x890))
  96. #define IMP_SCC3_REG ((SCC_REG *)(IMP_BASE_ADRS + 0x8a0))
  97. #define IMP_SPMODE ((UINT16 *) (IMP_BASE_ADRS + 0x8b0))
  98. #define IMP_SIMASK ((UINT16 *) (IMP_BASE_ADRS + 0x8b2))
  99. #define IMP_SIMODE ((UINT16 *) (IMP_BASE_ADRS + 0x8b4))
  102. /* Internal Register Defines */
  104. /* CR - Command Registers */
  106. #define CR_FLG 0x01 /* CP/IMP spinlock flag */
  107. #define CR_GCI 0x40 /* GCI command */
  108. #define CR_GCI_TAR 0x00 /* GCI - Transmit abort request */
  109. #define CR_GCI_TOUT 0x10 /* GCI - Timeout */
  110. #define CR_RST 0x80 /* software reset command */
  112. /* GIMR - Global Interrupt Mode Registers */
  114. #define GIMR_VEC_MASK  0x00e0 /* vector bits 7 - 5 */
  115. #define GIMR_EDGE1  0x0100 /* IRQ1 edge triggered (else level) */
  116. #define GIMR_EDGE6  0x0200 /* IRQ6 edge triggered (else level) */
  117. #define GIMR_EDGE7  0x0400 /* IRQ7 edge triggered (else level) */
  118. #define GIMR_EXT_VEC1  0x1000 /* level 1 vector external */
  119. #define GIMR_EXT_VEC6  0x2000 /* level 6 vector external */
  120. #define GIMR_EXT_VEC7  0x4000 /* level 7 vector external */
  121. #define GIMR_DISCRETE  0x8000 /* IPL0-IPL2 are IRQ1/IRQ6/IRQ7 */
  123. /* IPR/IMR/ISR - Interrupt Pending/Mask/In-Service Registers */
  125. #define INT_ERR 0x0001 /* response to ext. level 4 */
  126. #define INT_PB8 0x0002 /* parrallel port B (bit 8) */
  127. #define INT_SMC2  0x0004 /* serial management controller 2 */
  128. #define INT_SMC1  0x0008 /* serial management controller 1 */
  129. #define INT_TMR3  0x0010 /* timer 3 */
  130. #define INT_SCP  0x0020 /* serial comunication port */
  131. #define INT_TMR2  0x0040 /* timer 2 */
  132. #define INT_PB9  0x0080 /* parrallel port B (bit 9) */
  133. #define INT_SCC3  0x0100 /* serial comunication controller 3 */
  134. #define INT_TMR1  0x0200 /* timer 1 */
  135. #define INT_SCC2  0x0400 /* serial comunication controller 2 */
  136. #define INT_IDMA  0x0800 /* independent direct memory access */
  137. #define INT_SDMA  0x1000 /* serial direct memory access */
  138. #define INT_SCC1  0x2000 /* serial comunication controller 1 */
  139. #define INT_PB10  0x4000 /* parrallel port B (bit 10) */
  140. #define INT_PB11  0x8000 /* parrallel port B (bit 11) */
  142. /* Interrupt Vectors */
  144. #define INT_VEC_ERR (0x0 | (*IMP_GIMR & GIMR_VEC_MASK))
  145. #define INT_VEC_PB8 (0x1 | (*IMP_GIMR & GIMR_VEC_MASK))
  146. #define INT_VEC_SMC2 (0x2 | (*IMP_GIMR & GIMR_VEC_MASK))
  147. #define INT_VEC_SMC1 (0x3 | (*IMP_GIMR & GIMR_VEC_MASK))
  148. #define INT_VEC_TMR3 (0x4 | (*IMP_GIMR & GIMR_VEC_MASK))
  149. #define INT_VEC_SCP (0x5 | (*IMP_GIMR & GIMR_VEC_MASK))
  150. #define INT_VEC_TMR2 (0x6 | (*IMP_GIMR & GIMR_VEC_MASK))
  151. #define INT_VEC_PB9 (0x7 | (*IMP_GIMR & GIMR_VEC_MASK))
  152. #define INT_VEC_SCC3 (0x8 | (*IMP_GIMR & GIMR_VEC_MASK))
  153. #define INT_VEC_TMR1 (0x9 | (*IMP_GIMR & GIMR_VEC_MASK))
  154. #define INT_VEC_SCC2 (0xa | (*IMP_GIMR & GIMR_VEC_MASK))
  155. #define INT_VEC_IDMA (0xb | (*IMP_GIMR & GIMR_VEC_MASK))
  156. #define INT_VEC_SDMA (0xc | (*IMP_GIMR & GIMR_VEC_MASK))
  157. #define INT_VEC_SCC1 (0xd | (*IMP_GIMR & GIMR_VEC_MASK))
  158. #define INT_VEC_PB10 (0xe | (*IMP_GIMR & GIMR_VEC_MASK))
  159. #define INT_VEC_PB11 (0xf | (*IMP_GIMR & GIMR_VEC_MASK))
  161. /* TMR1/TMR2 - Timer Mode Register */
  163. #define TMR_ENABLE  0x0001 /* enable timer */
  164. #define TMR_STOP 0x0000 /* stop count */
  165. #define TMR_CLK 0x0002 /* count source is master clock */
  166. #define TMR_CLK16 0x0004 /* count source is master clock/16 */
  167. #define TMR_CLK_EXT 0x0006 /* count source is falling edge TIN */
  168. #define TMR_RESTART 0x0008 /* count is restarted upon ref cnt */
  169. #define TMR_INT 0x0010 /* enable interrupt upon ref cnt */
  170. #define TMR_TOGGLE 0x0020 /* toggle output */
  171. #define TMR_CAP_DIS 0x0000 /* disable interrupt on capture event */
  172. #define TMR_CAP_RISE 0x0040 /* enable int w/ capture rising edge */
  173. #define TMR_CAP_FALL 0x0080 /* enable int w/ capture falling edge */
  174. #define TMR_CAP_ANY 0x00c0 /* enable int w/ capture any edge */
  176. /* TER1/TER2 - Timer Event Register */
  178. #define TER_CAPTURE  0x01 /* counter value has been captured */
  179. #define TER_REF_CNT 0x02 /* counter value reached ref. cnt */
  181. /* CS_BR - Chip Select Base Register */
  183. #define CS_BR_ENABLE 0x0001 /* chip select pin is enabled */
  184. #define CS_BR_WRITE 0x0002 /* chip select pin write only */
  186. /* CS_OR - Chip Select Options Register */
  188. #define CS_OR_CFC 0x0001 /* function code of CS_BR compared */
  189. #define CS_OR_UNMASK_RW 0x0002 /* r/w bit of CS_BR is not masked */
  191. /* SCR - System Control Register */
  193. #define SCR_LPEN  0x00000020 /* low power mode enabled */
  194. #define SCR_LPP16  0x00000040 /* low power clock/16 prescale enable */
  195. #define SCR_LPREC  0x00000080 /* destructive low power recovery */
  196. #define SCR_HWDEN  0x00000800 /* hardware watchdog enable */
  197. #define SCR_SAM  0x00001000 /* synchronous access mode */
  198. #define SCR_FRZ1  0x00002000 /* freeze timer 1 */
  199. #define SCR_FRZ2  0x00004000 /* freeze timer 2 */
  200. #define SCR_FRZW  0x00008000 /* freeze watchdog timer */
  201. #define SCR_BCLM  0x00010000 /* BCLR derived from IPEND */
  202. #define SCR_ADCE  0x00020000 /* BERR on address decode conflict */
  203. #define SCR_EMWS  0x00040000 /* external master wait state */
  204. #define SCR_RMCST  0x00080000 /* RMC cycle special treatment */
  205. #define SCR_WPVE  0x00100000 /* BERR on write protect violation */
  206. #define SCR_VGE  0x00200000 /* vector generation enable (discpu) */
  207. #define SCR_ERRE  0x00400000 /* external RISC request enable */
  208. #define SCR_ADC  0x01000000 /* address decode conflict */
  209. #define SCR_WPV  0x02000000 /* write protect violation */
  210. #define SCR_HWT  0x04000000 /* hardware watchdog timeout */
  211. #define SCR_IPA  0x08000000 /* interrupt priority active */
  213. /* SCC - Serial Comunications Controller */
  215. typedef volatile struct /* SCC_BUF */
  216.     {
  217.     UINT16 statusMode; /* status/mode protocal specific */
  218.     UINT16 dataLength; /* length of buffer in bytes */
  219.     char * dataPointer; /* points to data buffer */
  220.     } SCC_BUF;
  222. typedef struct /* SCC_PARAM */
  223.     {
  224.     UINT8 rfcr; /* receive function code */
  225.     UINT8 tfcr; /* transmit function code */
  226.     UINT16 mrblr; /* maximum receive buffer length */
  227.     UINT16 res1; /* reserved/internal */
  228.     UINT8 res2; /* reserved/internal */
  229.     UINT8 rbd; /* receive internal buffer number */
  230.     UINT16 res3[5]; /* reserved/internal */
  231.     UINT8 res4; /* reserved/internal */
  232.     UINT8 tbd; /* transmit internal buffer number */
  233.     UINT16 res5[4]; /* reserved/internal */
  234.     } SCC_PARAM;
  236. typedef struct /* SCC */
  237.     {
  238.     SCC_BUF rxBd[8]; /* receive buffer descriptors */
  239.     SCC_BUF txBd[8]; /* transmit buffer descriptors */
  240.     SCC_PARAM param; /* SCC parameters */
  241.     char prot[64]; /* protocol specific area */
  242.     } SCC;
  244. typedef struct /* SCC3 */
  245.     {
  246.     SCC_BUF rxBd[8]; /* receive buffer descriptors */
  247.     SCC_BUF txBd[4]; /* transmit buffer descriptors */
  248.     UINT16 res1[3]; /* reserved/internal */
  249.     UINT16 smc1RxBd; /* SMC1 receive buffer descriptor */
  250.     UINT16 smc1TxBd; /* SMC1 transmit buffer descriptor */
  251.     UINT16 smc2RxBd; /* SMC2 receive buffer descriptor */
  252.     UINT16 smc2TxBd; /* SMC2 transmit buffer descriptor */
  253.     UINT16 res2[6]; /* reserved/internal */
  254.     UINT16 scpBd; /* SCP buffer descriptor */
  255.     UINT16 sccBerr; /* SCC channel bus error status */
  256.     UINT16 rev; /* MC68302 revision number */
  257.     SCC_PARAM param; /* SCC parameters */
  258.     char prot[64]; /* protocol specific area */
  259.     } SCC3;
  261. typedef volatile struct /* SCC_REG */
  262.     {
  263.     UINT16 res1; /* reserved/internal */
  264.     UINT16 scon; /* configuration register */
  265.     UINT16 scm; /* mode register */
  266.     UINT16 dsr; /* data sync. register */
  267.     UINT8 scce; /* event register */
  268.     UINT8 res2; /* reserved/internal */
  269.     UINT8 sccm; /* mask register */
  270.     UINT8 res3; /* reserved/internal */
  271.     UINT8 sccs; /* status register */
  272.     UINT8 res4; /* reserved/internal */
  273.     UINT16 res5; /* reserved/internal */
  274.     } SCC_REG;
  276. /* SCC Configuration Register */
  278. #define SCON_DIV4 0x0001 /* SCC clock prescaler divide by 4 */
  279. #define SCON_EXT_RX_CLK 0x1000 /* RCLK pin is rx baud rate source */
  280. #define SCON_EXT_TX_CLK 0x2000 /* RCLK pin is tx baud rate source */
  281. #define SCON_EXT_BAUD 0x4000 /* TIN1 pin is baud rate clk source */
  282. #define SCON_WIRED_OR 0x8000 /* TXD pin is placed in open drain */
  284. /* UART Protocol - SCC protocol specific parameters */
  286. typedef volatile struct /* PROT_UART */
  287.     {
  288.     UINT16 maxIdl; /* maximum idle characters */
  289.     UINT16 idlc; /* temporary receive idle counter */
  290.     UINT16 brkcr; /* break count register */
  291.     UINT16 parec; /* receive parity error counter */
  292.     UINT16 frmec; /* receive framing error counter */
  293.     UINT16 nosec; /* receive noise counter */
  294.     UINT16 brkec; /* receive break character counter */
  295.     UINT16 uaddr1; /* uart address character 1 */
  296.     UINT16 uaddr2; /* uart address character 2 */
  297.     UINT16 rccr; /* receive control character register */
  298.     UINT16 cntChar1; /* control character 1 */
  299.     UINT16 cntChar2; /* control character 2 */
  300.     UINT16 cntChar3; /* control character 3 */
  301.     UINT16 cntChar4; /* control character 4 */
  302.     UINT16 cntChar5; /* control character 5 */
  303.     UINT16 cntChar6; /* control character 6 */
  304.     UINT16 cntChar7; /* control character 7 */
  305.     UINT16 cntChar8; /* control character 8 */
  306.     } PROT_UART;
  308. /* UART Protocol - SCC Mode Register */
  310. #define UART_SCM_HDLC 0x0000 /* hdlc mode */
  311. #define UART_SCM_ASYNC 0x0001 /* asynchronous mode (uart/ddcmp) */
  312. #define UART_SCM_SYNC 0x0002 /* synchronous mode (ddcmp/v.110) */
  313. #define UART_SCM_BISYNC 0x0003 /* bisync/promiscuous mode */
  314. #define UART_SCM_ENT 0x0004 /* enable transmitter */
  315. #define UART_SCM_ENR 0x0008 /* enable receiver */
  316. #define UART_SCM_LOOPBACK 0x0010 /* transmitter hooked to receiver */
  317. #define UART_SCM_ECHO 0x0020 /* transmitter echoes received chars */
  318. #define UART_SCM_MANUAL 0x0030 /* cts/cd under software control */
  319. #define UART_SCM_STOP_2 0x0040 /* two stop bits (one otherwise) */
  320. #define UART_SCM_RTSM 0x0080 /* 0:rts w/ tx char; 1:rts w/ tx enbl */
  321. #define UART_SCM_8BIT 0x0100 /* 8 bit char. length (7 otherwise) */
  322. #define UART_SCM_FRZ_TX 0x0200 /* freeze transmitter */
  323. #define UART_SCM_DROP1 0x0400 /* multidrop w/o adrs. recognition */
  324. #define UART_SCM_DDCMP 0x0800 /* ddcmp protocol selected */
  325. #define UART_SCM_DROP2 0x0c00 /* multidrop w adrs. recognition */
  326. #define UART_SCM_PARITY 0x1000 /* parity is enabled */
  327. #define UART_SCM_RX_EVEN 0x2000 /* rx even parity */
  328. #define UART_SCM_TX_ODD 0x0000 /* tx odd parity */
  329. #define UART_SCM_TX_SPACE 0x4000 /* tx space parity */
  330. #define UART_SCM_TX_EVEN 0x8000 /* tx even parity */
  331. #define UART_SCM_TX_MARK 0xc000 /* tx mark parity */
  333. /* UART Protocol - SCC Event Register */
  335. #define UART_SCCE_RX  0x01 /* buffer received */
  336. #define UART_SCCE_TX  0x02 /* buffer transmitted */
  337. #define UART_SCCE_BSY  0x04 /* character discarded, no buffers */
  338. #define UART_SCCE_CCR  0x08 /* control character received */
  339. #define UART_SCCE_BRK  0x10 /* break character received */
  340. #define UART_SCCE_IDL  0x20 /* idle sequence status changed */
  341. #define UART_SCCE_CD   0x40 /* carrier detect status changed */
  342. #define UART_SCCE_CTS  0x80 /* clear to send status changed */
  344. /* UART Protocol - Receive Buffer Descriptor */
  346. #define UART_RX_BD_CD 0x0001 /* carrier detect loss during rx */
  347. #define UART_RX_BD_OV 0x0002 /* receiver overrun */
  348. #define UART_RX_BD_PR 0x0008 /* parity error */
  349. #define UART_RX_BD_FR 0x0010 /* framing error */
  350. #define UART_RX_BD_BR 0x0020 /* break received */
  351. #define UART_RX_BD_ID 0x0100 /* buf closed on reception of IDLES */
  352. #define UART_RX_BD_UADDR1 0x0200 /* matched UADDR1 (UADDR2 otherwise) */
  353. #define UART_RX_BD_ADDR 0x0400 /* buffer contained address */
  354. #define UART_RX_BD_CNT 0x0800 /* control character in last byte */
  355. #define UART_RX_BD_INT 0x1000 /* interrupt will be generated */
  356. #define UART_RX_BD_WRAP 0x2000 /* wrap back to first BD */
  357. #define UART_RX_BD_EXT 0x4000 /* buffer in external memory */
  358. #define UART_RX_BD_EMPTY 0x8000 /* buffer is empty (available to CP) */
  360. /* UART Protocol - Transmit Buffer Descriptor */
  362. #define UART_TX_BD_CT 0x0001 /* cts was lost during tx */
  363. #define UART_TX_BD_PREAMBLE 0x0200 /* enable preamble */
  364. #define UART_TX_BD_ADDR 0x0400 /* buffer contained address char */
  365. #define UART_TX_BD_CTSR 0x0800 /* normal cts error reporting */
  366. #define UART_TX_BD_INT 0x1000 /* interrupt will be generated */
  367. #define UART_TX_BD_WRAP 0x2000 /* wrap back to first BD */
  368. #define UART_TX_BD_EXT 0x4000 /* buffer in external memory */
  369. #define UART_TX_BD_READY 0x8000 /* buffer is being sent (don't touch) */
  372. /* HDLC Protocol - SCC protocol specific parameters */
  374. typedef struct /* PROT_HDLC */
  375.     {
  376.     UINT16 rcrcLow; /* temporary receive crc low */
  377.     UINT16 rcrcHigh; /* temporary receive crc high */
  378.     UINT16 cMaskLow; /* constant (0xf0b8:16b; 0xdebb:32b) */
  379.     UINT16 cMaskHigh; /* constant (0xf0b8:16b; 0x20e3:32b) */
  380.     UINT16 tCrcLow; /* temporary transmit crc low */
  381.     UINT16 tCrcHigh; /* temporary transmit crc high */
  382.     UINT16 disfc; /* discard frame counter */
  383.     UINT16 crcec; /* crc error counter */
  384.     UINT16 abtsc; /* abort sequence counter */
  385.     UINT16 nmarc; /* nonmatching adrs received counter */
  386.     UINT16 retrc; /* frame retransmission counter */
  387.     UINT16 mflr; /* max frame length register */
  388.     UINT16 maxCnt; /* max length counter */
  389.     UINT16 hmask; /* user-defined frame address mask */
  390.     UINT16 haddr1; /* user-defined frame address */
  391.     UINT16 haddr2; /* user-defined frame address */
  392.     UINT16 haddr3; /* user-defined frame address */
  393.     UINT16 haddr4; /* user-defined frame address */
  394.     } PROT_HDLC;
  396. /* HDLC Protocol - SCC Mode Register */
  398. #define HDLC_SCM_HDLC 0x0000 /* hdlc mode */
  399. #define HDLC_SCM_ASYNC 0x0001 /* asynchronous mode (uart/ddcmp) */
  400. #define HDLC_SCM_SYNC 0x0002 /* synchronous mode (ddcmp/v.110) */
  401. #define HDLC_SCM_BISYNC 0x0003 /* bisync/promiscuous mode */
  402. #define HDLC_SCM_ENT 0x0004 /* enable transmitter */
  403. #define HDLC_SCM_ENR 0x0008 /* enable receiver */
  404. #define HDLC_SCM_LOOPBACK 0x0010 /* transmitter hooked to receiver */
  405. #define HDLC_SCM_ECHO 0x0020 /* transmitter echoes received chars */
  406. #define HDLC_SCM_MANUAL 0x0030 /* cts/cd under software control */
  407. #define HDLC_SCM_NRZI 0x0040 /* nrzi tx encoding (nrz otherwise) */
  408. #define HDLC_SCM_FLG 0x0080 /* send flags between frames */
  409. #define HDLC_SCM_RTE 0x0100 /* retransmit enable */
  410. #define HDLC_SCM_FSE 0x0400 /* flag sharing enable */
  411. #define HDLC_SCM_C32 0x0800 /* 32 bit CCITT crc */
  413. /* HDLC Protocol - SCC Event Register */
  415. #define HDLC_SCCE_RXB  0x01 /* incomplete buffer received */
  416. #define HDLC_SCCE_TXB  0x02 /* buffer transmitted */
  417. #define HDLC_SCCE_BSY  0x04 /* frame discarded, no buffers */
  418. #define HDLC_SCCE_RXF  0x08 /* complete frame received */
  419. #define HDLC_SCCE_TXE  0x10 /* transmitter error */
  420. #define HDLC_SCCE_IDL  0x20 /* idle sequence status changed */
  421. #define HDLC_SCCE_CD   0x40 /* carrier detect status changed */
  422. #define HDLC_SCCE_CTS  0x80 /* clear to send status changed */
  424. /* HDLC Protocol - Receive Buffer Descriptor */
  426. #define HDLC_RX_BD_CD 0x0001 /* carrier detect loss during rx */
  427. #define HDLC_RX_BD_OV 0x0002 /* receiver overrun */
  428. #define HDLC_RX_BD_CRC 0x0004 /* crc error */
  429. #define HDLC_RX_BD_ABORT 0x0008 /* abort sequence */
  430. #define HDLC_RX_BD_NO 0x0010 /* non-octet frame received */
  431. #define HDLC_RX_BD_LG 0x0020 /* rx frame length violation */
  432. #define HDLC_RX_BD_FIRST 0x0400 /* buffer first in frame */
  433. #define HDLC_RX_BD_LAST 0x0800 /* buffer last in frame */
  434. #define HDLC_RX_BD_INT 0x1000 /* interrupt will be generated */
  435. #define HDLC_RX_BD_WRAP 0x2000 /* wrap back to first BD */
  436. #define HDLC_RX_BD_EXT 0x4000 /* buffer in external memory */
  437. #define HDLC_RX_BD_EMPTY 0x8000 /* buffer is empty (available to CP) */
  439. /* HDLC Protocol - Transmit Buffer Descriptor */
  441. #define HDLC_TX_BD_CT 0x0001 /* cts was lost during tx */
  442. #define HDLC_TX_BD_UN 0x0002 /* underrun during tx */
  443. #define HDLC_TX_BD_CRC 0x0400 /* transmit crc after last byte */
  444. #define HDLC_TX_BD_LAST 0x0800 /* last buffer in current frame */
  445. #define HDLC_TX_BD_INT 0x1000 /* interrupt will be generated */
  446. #define HDLC_TX_BD_WRAP 0x2000 /* wrap back to first BD */
  447. #define HDLC_TX_BD_EXT 0x4000 /* buffer in external memory */
  448. #define HDLC_TX_BD_READY 0x8000 /* buffer is being sent (don't touch) */
  451. /* BISYNC Protocol - SCC protocol specific parameters */
  453. typedef struct /* PROT_BISYNC */
  454.     {
  455.     UINT16 rcrc; /* temporary receive crc */
  456.     UINT16 crcc; /* crc constant */
  457.     UINT16 prcrc; /* preset receiver crc16/lrc */
  458.     UINT16 tcrc; /* temporary transmit crc */
  459.     UINT16 ptcrc; /* preset transmit crc16/lrc */
  460.     UINT16 res1; /* reserved */
  461.     UINT16 res2; /* reserved */
  462.     UINT16 parec; /* receive parity error counter */
  463.     UINT16 bsync; /* bisync sync character */
  464.     UINT16 bdle; /* bisync dle character */
  465.     UINT16 cntChar1; /* control character 1 */
  466.     UINT16 cntChar2; /* control character 2 */
  467.     UINT16 cntChar3; /* control character 3 */
  468.     UINT16 cntChar4; /* control character 4 */
  469.     UINT16 cntChar5; /* control character 5 */
  470.     UINT16 cntChar6; /* control character 6 */
  471.     UINT16 cntChar7; /* control character 7 */
  472.     UINT16 cntChar8; /* control character 8 */
  473.     } PROT_BISYNC;
  475. /* BISYNC Protocol - SCC Mode Register */
  477. #define BISYNC_SCM_HDLC 0x0000 /* hdlc mode */
  478. #define BISYNC_SCM_ASYNC 0x0001 /* asynchronous mode (uart/ddcmp) */
  479. #define BISYNC_SCM_SYNC 0x0002 /* synchronous mode (ddcmp/v.110) */
  480. #define BISYNC_SCM_BISYNC 0x0003 /* bisync/promiscuous mode */
  481. #define BISYNC_SCM_ENT 0x0004 /* enable transmitter */
  482. #define BISYNC_SCM_ENR 0x0008 /* enable receiver */
  483. #define BISYNC_SCM_LOOPBACK 0x0010 /* transmitter hooked to receiver */
  484. #define BISYNC_SCM_ECHO 0x0020 /* transmitter echoes received chars */
  485. #define BISYNC_SCM_MANUAL 0x0030 /* cts/cd under software control */
  486. #define BISYNC_SCM_NRZI 0x0040 /* nrzi tx encoding (nrz otherwise) */
  487. #define BISYNC_SCM_SYNF 0x0080 /* send SYN1-SYN2 pairs between msgs */
  488. #define BISYNC_SCM_RBCS 0x0100 /* enable receive BCS */
  489. #define BISYNC_SCM_RTR 0x0200 /* enable receiver transparent mode */
  490. #define BISYNC_SCM_BCS 0x0800 /* CRC16 (LRC otherwise) */
  491. #define BISYNC_SCM_REVD 0x1000 /* reverse data (msb first) */
  492. #define BISYNC_SCM_NTSYN 0x2000 /* no transmit sync */
  493. #define BISYNC_SCM_EXSYN 0x4000 /* external sync mode */
  494. #define BISYNC_SCM_EVEN 0x8000 /* even parity */
  496. /* BISYNC Protocol - SCC Event Register */
  498. #define BISYNC_SCCE_RX 0x01 /* buffer received */
  499. #define BISYNC_SCCE_TX 0x02 /* buffer transmitted */
  500. #define BISYNC_SCCE_BSY 0x04 /* character discarded, no buffers */
  501. #define BISYNC_SCCE_RCH 0x08 /* character received, put in buffer */
  502. #define BISYNC_SCCE_TXE 0x10 /* transmitter error */
  503. #define BISYNC_SCCE_CD  0x40 /* carrier detect status changed */
  504. #define BISYNC_SCCE_CTS 0x80 /* clear to send status changed */
  506. /* BISYNC Protocol - Receive Buffer Descriptor */
  508. #define BISYNC_RX_BD_CD 0x0001 /* carrier detect loss during rx */
  509. #define BISYNC_RX_BD_OV 0x0002 /* receiver overrun */
  510. #define BISYNC_RX_BD_BCS_ERR 0x0004 /* bcs error */
  511. #define BISYNC_TX_BD_PARITY 0x0008 /* parity error */
  512. #define BISYNC_RX_BD_DLE 0x0010 /* DLE follow character error */
  513. #define BISYNC_RX_BD_BCS 0x0400 /* BCS received */
  514. #define BISYNC_RX_BD_CNT 0x0800 /* last byte is control character */
  515. #define BISYNC_RX_BD_INT 0x1000 /* interrupt will be generated */
  516. #define BISYNC_RX_BD_WRAP 0x2000 /* wrap back to first BD */
  517. #define BISYNC_RX_BD_EXT 0x4000 /* buffer in external memory */
  518. #define BISYNC_RX_BD_EMPTY 0x8000 /* buffer is empty (available to CP) */
  520. /* BISYNC Protocol - Transmit Buffer Descriptor */
  522. #define BISYNC_TX_BD_CT 0x0001 /* cts was lost during tx */
  523. #define BISYNC_TX_BD_UN 0x0002 /* underrun during tx */
  524. #define BISYNC_TX_BD_TR 0x0040 /* transparent mode */
  525. #define BISYNC_TX_BD_TX_DLE  0x0080 /* transmit DLE character */
  526. #define BISYNC_TX_BD_BR  0x0100 /* reset BCS accumulation */
  527. #define BISYNC_TX_BD_BCS 0x0200 /* include buffer in BCS accumulation */
  528. #define BISYNC_TX_BD_BCS_TX 0x0400 /* transmit BCS after last byte */
  529. #define BISYNC_TX_BD_LAST 0x0800 /* last buffer in current frame */
  530. #define BISYNC_TX_BD_INT 0x1000 /* interrupt will be generated */
  531. #define BISYNC_TX_BD_WRAP 0x2000 /* wrap back to first BD */
  532. #define BISYNC_TX_BD_EXT 0x4000 /* buffer in external memory */
  533. #define BISYNC_TX_BD_READY 0x8000 /* buffer is being sent (don't touch) */
  536. /* DDCMP Protocol - SCC protocol specific parameters */
  538. typedef struct /* PROT_DDCMP */
  539.     {
  540.     UINT16 rcrc; /* temporary receive crc */
  541.     UINT16 crcc; /* crc constant */
  542.     UINT16 pcrc; /* preset receiver crc16 */
  543.     UINT16 tcrc; /* temporary transmit crc */
  544.     UINT16 dsoh; /* ddcmp soh character */
  545.     UINT16 denq; /* ddcmp enq character */
  546.     UINT16 ddle; /* ddcmp dle character */
  547.     UINT16 crc1ec; /* crc1 error counter */
  548.     UINT16 crc2ec; /* crc2 error counter */
  549.     UINT16 nmarc; /* nonmatching adrs received counter */
  550.     UINT16 dismc; /* discard message counter */
  551.     UINT16 rmlg; /* received message length */
  552.     UINT16 rmlgCnt; /* received message length counter */
  553.     UINT16 dmask; /* user-defined frame address mask */
  554.     UINT16 daddr1; /* user-defined frame address */
  555.     UINT16 daddr2; /* user-defined frame address */
  556.     UINT16 daddr3; /* user-defined frame address */
  557.     UINT16 daddr4; /* user-defined frame address */
  558.     } PROT_DDCMP;
  560. /* DDCMP Protocol - SCC Mode Register */
  562. #define DDCMP_SCM_HDLC 0x0000 /* hdlc mode */
  563. #define DDCMP_SCM_ASYNC 0x0001 /* asynchronous mode (uart/ddcmp) */
  564. #define DDCMP_SCM_SYNC 0x0002 /* synchronous mode (ddcmp/v.110) */
  565. #define DDCMP_SCM_BISYNC 0x0003 /* bisync/promiscuous mode */
  566. #define DDCMP_SCM_ENT 0x0004 /* enable transmitter */
  567. #define DDCMP_SCM_ENR 0x0008 /* enable receiver */
  568. #define DDCMP_SCM_LOOPBACK 0x0010 /* transmitter hooked to receiver */
  569. #define DDCMP_SCM_ECHO 0x0020 /* transmitter echoes received chars */
  570. #define DDCMP_SCM_MANUAL 0x0030 /* cts/cd under software control */
  571. #define DDCMP_SCM_NRZI 0x0040 /* nrzi tx encoding (nrz otherwise) */
  572. #define DDCMP_SCM_SYNF 0x0080 /* send SYN1-SYN2 pairs between msgs */
  573. #define DDCMP_SCM_V110 0x0400 /* V.110 protocol selected */
  575. /* DDCMP Protocol - SCC Event Register */
  577. #define DDCMP_SCCE_RBD  0x01 /* incomplete buffer received */
  578. #define DDCMP_SCCE_TX  0x02 /* buffer transmitted */
  579. #define DDCMP_SCCE_BSY  0x04 /* data byte discarded, no buffers */
  580. #define DDCMP_SCCE_RBK  0x08 /* complete block received */
  581. #define DDCMP_SCCE_TXE  0x10 /* transmitter error */
  582. #define DDCMP_SCCE_CD   0x40 /* carrier detect status changed */
  583. #define DDCMP_SCCE_CTS  0x80 /* clear to send status changed */
  585. /* DDCMP Protocol - Receive Buffer Descriptor */
  587. #define DDCMP_RX_BD_CD 0x0001 /* carrier detect loss during rx */
  588. #define DDCMP_RX_BD_OV 0x0002 /* receiver overrun */
  589. #define DDCMP_RX_BD_CRC_ERR 0x0004 /* crc error */
  590. #define DDCMP_TX_BD_PARITY 0x0008 /* parity error */
  591. #define DDCMP_RX_BD_FR 0x0010 /* framing error */
  592. #define DDCMP_RX_BD_CF 0x0020 /* crc follow error */
  593. #define DDCMP_RX_BD_DATA 0x0000 /* data message */
  594. #define DDCMP_RX_BD_CNT 0x0100 /* control message */
  595. #define DDCMP_RX_BD_MAINT 0x0200 /* maintenance message */
  596. #define DDCMP_RX_BD_HEADER 0x0400 /* buffer contains header */
  597. #define DDCMP_RX_BD_LAST 0x0800 /* last byte is control character */
  598. #define DDCMP_TX_BD_INT 0x1000 /* interrupt will be generated */
  599. #define DDCMP_RX_BD_WRAP 0x2000 /* wrap back to first BD */
  600. #define DDCMP_RX_BD_EXT 0x4000 /* buffer in external memory */
  601. #define DDCMP_RX_BD_EMPTY 0x8000 /* buffer is empty (available to CP) */
  603. /* DDCMP Protocol - Transmit Buffer Descriptor */
  605. #define DDCMP_TX_BD_CT 0x0001 /* cts was lost during tx */
  606. #define DDCMP_TX_BD_UN 0x0002 /* underrun during tx */
  607. #define DDCMP_TX_BD_OPTLAST 0x0200 /* optional last */
  608. #define DDCMP_TX_BD_TX_CRC 0x0400 /* transmit crc16 after last byte */
  609. #define DDCMP_TX_BD_LAST 0x0800 /* last buffer in current frame */
  610. #define DDCMP_TX_BD_INT 0x1000 /* interrupt will be generated */
  611. #define DDCMP_TX_BD_WRAP 0x2000 /* wrap back to first BD */
  612. #define DDCMP_TX_BD_EXT 0x4000 /* buffer in external memory */
  613. #define DDCMP_TX_BD_READY 0x8000 /* buffer is being sent (don't touch) */
  616. /* V.110 Protocol - SCC protocol specific parameters */
  618. /* V.110 Protocol - SCC Event Register */
  620. #define V110_SCCE_TX  0x02 /* buffer transmitted */
  621. #define V110_SCCE_BSY  0x04 /* data byte discarded, no buffers */
  622. #define V110_SCCE_RXF  0x08 /* complete frame received */
  623. #define V110_SCCE_TXE  0x10 /* transmitter error */
  625. /* V110 Protocol - Receive Buffer Descriptor */
  627. #define V110_RX_BD_OV 0x0002 /* receiver overrun */
  628. #define V110_RX_BD_SYNC_ERR 0x0008 /* synchronization error */
  629. #define V110_RX_BD_WRAP 0x2000 /* wrap back to first BD */
  630. #define V110_RX_BD_EXT 0x4000 /* buffer in external memory */
  631. #define V110_RX_BD_EMPTY 0x8000 /* buffer is empty (available to CP) */
  633. /* V110 Protocol - Transmit Buffer Descriptor */
  635. #define V110_TX_BD_UN 0x0002 /* underrun during tx */
  636. #define V110_TX_BD_TR 0x0040 /* transparent mode */
  637. #define V110_TX_BD_LAST 0x0800 /* last buffer in current frame */
  638. #define V110_TX_BD_INT 0x1000 /* interrupt will be generated */
  639. #define V110_TX_BD_WRAP 0x2000 /* wrap back to first BD */
  640. #define V110_TX_BD_EXT 0x4000 /* buffer in external memory */
  641. #define V110_TX_BD_READY 0x8000 /* buffer is being sent (don't touch) */
  643. #ifndef INCLUDE_TY_CO_DRV_50
  645. typedef struct          /* TY_CO_DEV */
  646.     {
  647.     TY_DEV tyDev;     /* tyLib will handle this portion */
  648.     BOOL created;    /* true if this device has been created */
  649.     char       numChannels; /* number of channels to support */
  650.     int       clockRate;  /* CPU clock frequency (Hz) */
  651.     SCC * pScc;     /* serial communication cntrlr */
  652.     SCC_REG * pSccReg;    /* serial communication cntrlr registers */
  653.     int        rxBdNext;   /* next rcv buffer descriptor to fill */
  654.     UINT16     intAck;     /* interrupt acknowledge mask */
  655.     } TY_CO_DEV;
  657. /* function declarations */
  659. #if defined(__STDC__) || defined(__cplusplus)
  661. IMPORT void tyCoInt (TY_CO_DEV * pDv);
  663. #else /* __STDC__ */
  665. IMPORT void tyCoInt ();
  667. #endif /* __STDC__ */
  668. #endif /* INCLUDE_TY_CO_DRV_50 */
  669. #endif /* _ASMLANGUAGE */
  671. #ifdef __cplusplus
  672. }
  673. #endif
  675. #endif /* __INCm68302h */