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源码开发语言/平台
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gt64120a.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：40k
源码类别：

VxWorks

开发平台：

C/C++

gt64120a.h：源码内容
  1. /* gt64120a.h - Galileo gt64120A bridge device header */
  3. /* Copyright 1984-2002 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01b,26apr02,dat  Adding cplusplus protection, SPR 75017
  9. 01a,15jun00,dra  Written from earlier Galileo version of BSP.
  10. */
  12. /*
  13. * This file contains register offsets and programming values for the
  14. * GT64120A bridge chip, which appears on the Galileo Technologies ev64120a
  15. * evaluation board.
  16. */
  18. /* Copyright (c) Galileo Technology Inc. All rights reserved.
  19.  *
  20.  * THIS SOFTWARE IS PROVIDED BY GALILEO TECHNOLOGY INC. ``AS IS'' AND
  21.  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22.  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23.  * ARE DISCLAIMED.  IN NO EVENT SHALL GALILEO TECHNOLOGY INC. BE LIABLE
  24.  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  25.  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  26.  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  27.  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  28.  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  29.  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  30.  * SUCH DAMAGE.
  31.  *
  32.  * ANY REDISTRIBUTION OF THIS SOURCE CODE MUST RETAIN THE COPYRIGHT AND
  33.  * DECLARATION STATED ABOVE.
  34.  *
  35.  */
  37. #ifndef __INCgt64120ah
  38. #define __INCgt64120ah
  40. #ifdef __cplusplus
  41. extern "C" {
  42. #endif
  44. /**********************************************************************
  45.  *
  46.  * GT64120A Internal Register OFFSETS
  47.  *
  48.  **********************************************************************/
  50. /* CPU Configuration */
  51. #define GT_CPU_INTF_CFG_OFS 0x000
  52. #define GT_MULTI_GT_REG_OFS 0x120
  54. /* CPU Address Decode */
  55. #define GT_SCS10_L_DEC_ADRS_OFS 0x008
  56. #define GT_SCS10_H_DEC_ADRS_OFS 0x010
  57. #define GT_SCS32_L_DEC_ADRS_OFS 0x018
  58. #define GT_SCS32_H_DEC_ADRS_OFS 0x020
  59. #define GT_CS20_L_DEC_ADRS_OFS 0x028
  60. #define GT_CS20_H_DEC_ADRS_OFS 0x030
  61. #define GT_CS3_BOOTCS_L_DEC_ADRS_OFS 0x038
  62. #define GT_CS3_BOOTCS_H_DEC_ADRS_OFS 0x040
  63. #define GT_PCI0_IO_L_DEC_ADRS_OFS 0x048
  64. #define GT_PCI0_IO_H_DEC_ADRS_OFS 0x050
  65. #define GT_PCI0_MEM_0_L_DEC_ADRS_OFS 0x058
  66. #define GT_PCI0_MEM_0_H_DEC_ADRS_OFS 0x060
  67. #define GT_PCI0_MEM_1_L_DEC_ADRS_OFS 0x080
  68. #define GT_PCI0_MEM_1_H_DEC_ADRS_OFS 0x088
  69. #define GT_PCI1_IO_L_DEC_ADRS_OFS 0x090
  70. #define GT_PCI1_IO_H_DEC_ADRS_OFS 0x098
  71. #define GT_PCI1_MEM_0_L_DEC_ADRS_OFS 0x0a0
  72. #define GT_PCI1_MEM_0_H_DEC_ADRS_OFS 0x0a8
  73. #define GT_PCI1_MEM_1_L_DEC_ADRS_OFS 0x0b0
  74. #define GT_PCI1_MEM_1_H_DEC_ADRS_OFS 0x0b8
  75. #define GT_INTERNAL_SPACE_DEC_OFS 0x068
  76. #define GT_SCS10_ADRS_REMAP_OFS 0x0d0
  77. #define GT_SCS32_ADRS_REMAP_OFS 0x0d8
  78. #define GT_CS20_REMAP_OFS 0x0e0
  79. #define GT_CS3_BOOTCS_REMAP_OFS 0x0e8
  80. #define GT_PCI0_IO_REMAP_OFS 0x0f0
  81. #define GT_PCI0_MEM_0_REMAP_OFS 0x0f8
  82. #define GT_PCI0_MEM_1_REMAP_OFS 0x100
  83. #define GT_PCI1_IO_REMAP_OFS 0x108
  84. #define GT_PCI1_MEM_0_REMAP_OFS 0x110
  85. #define GT_PCI1_MEM_1_REMAP_OFS 0x118
  87. /* CPU Errors Report */
  88. #define GT_CPU_ERROR_ADRS_L_OFS 0x070
  89. #define GT_CPU_ERROR_ADRS_H_OFS 0x078
  90. #define GT_CPU_ERROR_DATA_L_OFS 0x128
  91. #define GT_CPU_ERROR_DATA_H_OFS 0x130
  92. #define GT_CPU_ERROR_PARITY_OFS 0x138
  94. /* CPU Sync Barrier */
  95. #define GT_PCI0_SYNC_BARRIER_VIRT_OFS 0x0c0
  96. #define GT_PCI1_SYNC_BARRIER_VIRT_OFS 0x0c8
  98. /* SDRAM and Device Address Decode */
  99. #define GT_SCS0_L_DEC_ADRS_OFS 0x400
  100. #define GT_SCS0_H_DEC_ADRS_OFS 0x404
  101. #define GT_SCS1_L_DEC_ADRS_OFS 0x408
  102. #define GT_SCS1_H_DEC_ADRS_OFS 0x40c
  103. #define GT_SCS2_L_DEC_ADRS_OFS 0x410
  104. #define GT_SCS2_H_DEC_ADRS_OFS 0x414
  105. #define GT_SCS3_L_DEC_ADRS_OFS 0x418
  106. #define GT_SCS3_H_DEC_ADRS_OFS 0x41c
  107. #define GT_CS0_L_DEC_ADRS_OFS 0x420
  108. #define GT_CS0_H_DEC_ADRS_OFS 0x424
  109. #define GT_CS1_L_DEC_ADRS_OFS 0x428
  110. #define GT_CS1_H_DEC_ADRS_OFS 0x42c
  111. #define GT_CS2_L_DEC_ADRS_OFS 0x430
  112. #define GT_CS2_H_DEC_ADRS_OFS 0x434
  113. #define GT_CS3_L_DEC_ADRS_OFS 0x438
  114. #define GT_CS3_H_DEC_ADRS_OFS 0x43c
  115. #define GT_BOOTCS_L_DEC_ADRS_OFS 0x440
  116. #define GT_BOOTCS_H_DEC_ADRS_OFS 0x444
  117. #define GT_ADRS_DEC_ERROR_OFS 0x470
  119. /* SDRAM Configuration */
  120. #define GT_SDRAM_CFG_OFS 0x448
  121. #define GT_SDRAM_OP_MODE_OFS 0x474
  122. #define GT_SDRAM_BURST_MODE_OFS 0x478
  123. #define GT_SDRAM_ADRS_DEC_OFS 0x47c
  125. /* SDRAM Parameters */
  126. #define GT_SDRAM_BANK0_PARAM_OFS 0x44c
  127. #define GT_SDRAM_BANK1_PARAM_OFS 0x450
  128. #define GT_SDRAM_BANK2_PARAM_OFS 0x454
  129. #define GT_SDRAM_BANK3_PARAM_OFS 0x458
  131. /* ECC */
  132. #define GT_ECC_ERROR_ADRS_OFS 0x490
  133. #define GT_ECC_ERROR_DATA_H_OFS 0x480
  134. #define GT_ECC_ERROR_DATA_L_OFS 0x484
  135. #define GT_ECC_FROM_MEM_OFS 0x488
  136. #define GT_ECC_CALCULATED_OFS 0x48c
  138. /* Device Parameters*/
  139. #define GT_DEV_BANK0_PARAM_OFS 0x45c
  140. #define GT_DEV_BANK1_PARAM_OFS 0x460
  141. #define GT_DEV_BANK2_PARAM_OFS 0x464
  142. #define GT_DEV_BANK3_PARAM_OFS 0x468
  143. #define GT_DEV_BOOT_BANK_PARAM_OFS 0x46c
  145. /* DMA Record */
  146. #define GT_CHAN_0_DMA_BYTE_COUNT_OFS 0x800
  147. #define GT_CHAN_1_DMA_BYTE_COUNT_OFS 0x804
  148. #define GT_CHAN_2_DMA_BYTE_COUNT_OFS 0x808
  149. #define GT_CHAN_3_DMA_BYTE_COUNT_OFS 0x80c
  150. #define GT_CHAN_0_DMA_SRC_ADRS_OFS 0x810
  151. #define GT_CHAN_1_DMA_SRC_ADRS_OFS 0x814
  152. #define GT_CHAN_2_DMA_SRC_ADRS_OFS 0x818
  153. #define GT_CHAN_3_DMA_SRC_ADRS_OFS 0x81c
  154. #define GT_CHAN_0_DMA_DEST_ADRS_OFS 0x820
  155. #define GT_CHAN_1_DMA_DEST_ADRS_OFS 0x824
  156. #define GT_CHAN_2_DMA_DEST_ADRS_OFS 0x828
  157. #define GT_CHAN_3_DMA_DEST_ADRS_OFS 0x82c
  158. #define GT_CHAN_0_NEXT_REC_PTR_OFS 0x830
  159. #define GT_CHAN_1_NEXT_REC_PTR_OFS 0x834
  160. #define GT_CHAN_2_NEXT_REC_PTR_OFS 0x838
  161. #define GT_CHAN_3_NEXT_REC_PTR_OFS 0x83c
  162. #define GT_CHAN_0_CURRENT_DESCRIPTOR_PTR_OFS 0x870
  163. #define GT_CHAN_1_CURRENT_DESCRIPTOR_PTR_OFS 0x874
  164. #define GT_CHAN_2_CURRENT_DESCRIPTOR_PTR_OFS 0x878
  165. #define GT_CHAN_3_CURRENT_DESCRIPTOR_PTR_OFS 0x87c
  166. #define GT_CHAN_0_CTL_OFS 0x840
  167. #define GT_CHAN_1_CTL_OFS 0x844
  168. #define GT_CHAN_2_CTL_OFS 0x848
  169. #define GT_CHAN_3_CTL_OFS 0x84c
  171. /* DMA Arbiter */
  172. #define GT_ARBITER_CTL_OFS 0x860
  174. /* Timer/COUNTER */
  175. #define GT_TIMER_COUNTER_0_OFS 0x850
  176. #define GT_TIMER_COUNTER_1_OFS 0x854
  177. #define GT_TIMER_COUNTER_2_OFS 0x858
  178. #define GT_TIMER_COUNTER_3_OFS 0x85c
  179. #define GT_TIMER_COUNTER_CTL_OFS 0x864
  181. /* PCI Internal */
  182. #define GT_PCI0_COMMAND_OFS 0xc00
  183. #define GT_PCI1_COMMAND_OFS 0xc80
  184. #define GT_PCI0_TIMEOUT_RETRY_OFS 0xc04
  185. #define GT_PCI1_TIMEOUT_RETRY_OFS 0xc84
  186. #define GT_PCI0_SCS10_BANK_SZ_OFS 0xc08
  187. #define GT_PCI1_SCS10_BANK_SZ_OFS 0xc88
  188. #define GT_PCI0_SCS32_BANK_SZ_OFS 0xc0c
  189. #define GT_PCI1_SCS32_BANK_SZ_OFS 0xc8c
  190. #define GT_PCI0_CS20_BANK_SZ_OFS 0xc10
  191. #define GT_PCI1_CS20_BANK_SZ_OFS 0xc90
  192. #define GT_PCI0_CS3_BOOTCS_BANK_SZ_OFS 0xc14
  193. #define GT_PCI1_CS3_BOOTCS_BANK_SZ_OFS 0xc94
  194. #define GT_PCI0_BASE_ADRS_REGS_ENABLE_OFS 0xc3c
  195. #define GT_PCI1_BASE_ADRS_REGS_ENABLE_OFS 0xcbc
  196. #define GT_PCI0_PREFETCH_MAX_BURST_SZ_OFS 0xc40
  197. #define GT_PCI1_PREFETCH_MAX_BURST_SZ_OFS 0xcc0
  198. #define GT_PCI0_SCS10_BASE_ADRS_REMAP_OFS 0xc48
  199. #define GT_PCI1_SCS10_BASE_ADRS_REMAP_OFS 0xcc8
  200. #define GT_PCI0_SCS32_BASE_ADRS_REMAP_OFS 0xc4c
  201. #define GT_PCI1_SCS32_BASE_ADRS_REMAP_OFS 0xccc
  202. #define GT_PCI0_CS20_BASE_ADRS_REMAP_OFS 0xc50
  203. #define GT_PCI1_CS20_BASE_ADRS_REMAP_OFS 0xcd0
  204. #define GT_PCI0_CS3_BOOTCS_BASE_ADRS_REMAP_OFS 0xc54
  205. #define GT_PCI1_CS3_BOOTCS_BASE_ADRS_REMAP_OFS 0xcd4
  206. #define GT_PCI0_SWAPPED_SCS10_BASE_ADRS_REMAP_OFS 0xc58
  207. #define GT_PCI1_SWAPPED_SCS10_BASE_ADRS_REMAP_OFS 0xcd8
  208. #define GT_PCI0_SWAPPED_SCS32_BASE_ADRS_REMAP_OFS 0xc5c
  209. #define GT_PCI1_SWAPPED_SCS32_BASE_ADRS_REMAP_OFS 0xcdc
  210. #define GT_PCI0_SWAPPED_CS3_BOOTCS_BASE_ADRS_REMAP_OFS 0xc64
  211. #define GT_PCI1_SWAPPED_CS3_BOOTCS_BASE_ADRS_REMAP_OFS 0xce4
  212. #define GT_PCI0_CFG_ADRS_OFS 0xcf8
  213. #define GT_PCI1_CFG_ADRS_OFS 0xcf0
  214. #define GT_PCI0_CFG_DATA_VIRT_OFS 0xcfc
  215. #define GT_PCI1_CFG_DATA_VIRT_OFS 0xcf4
  216. #define GT_PCI0_INTR_ACK_VIRT_OFS 0xc34
  217. #define GT_PCI1_INTR_ACK_VIRT_OFS 0xc30
  219. /* Interrupts */
  220. #define GT_INTR_CAUSE_OFS 0xc18
  221. #define GT_H_INTR_CAUSE_OFS 0xc98
  222. #define GT_CPU_INTR_MASK_OFS 0xc1c
  223. #define GT_CPU_H_INTR_MASK_OFS 0xc9c
  224. #define GT_PCI0_INTR_CAUSE_MASK_OFS 0xc24
  225. #define GT_PCI0_H_INTR_CAUSE_MASK_OFS 0xca4
  226. #define GT_PCI0_SERR0_MASK_OFS 0xc28
  227. #define GT_PCI1_SERR1_MASK_OFS 0xca8
  228. #define GT_CPU_SELECT_CAUSE_OFS 0xc70
  229. #define GT_PCI0_INTR_SELECT_OFS 0xc74
  231. /*
  232.  * PCI Configuration
  233.  * 
  234.  * This is done by writing a register offset from pciConfigLib.h into
  235.  * GT_PCI0_CFG_ADRS, and then writing or reading the register value at
  236.  * GT_PCI0_CFG_DATA_VIRT.  For register offsets, use definitions from
  237.  * pciConfigLib.h
  238.  *
  239.  * for PCI1, use GT_PCI1_CFG_{ADRS,DATA_VIRT}. Alternatively, add the
  240.  * constant offset GT_PCI1_CFG_OFS to the register offset, and use
  241.  * GT_PCI0_CFG_{ADRS,DATA_VIRT}
  242.  */
  244. #define GT_PCI1_CFG_OFS 0x080
  246. #define GT_PCI0_SCS10_BASE_ADRS_OFS PCI_CFG_BASE_ADDRESS_0
  247. #define GT_PCI0_SCS32_BASE_ADRS_OFS PCI_CFG_BASE_ADDRESS_1
  248. #define GT_PCI0_CS20_BASE_ADRS_OFS PCI_CFG_BASE_ADDRESS_2
  249. #define GT_PCI0_CS3_BOOTCS_BASE_ADRS_OFS PCI_CFG_BASE_ADDRESS_3
  250. #define GT_PCI0_INTERNAL_REGS_MEM_MAPPED_BASE_ADRS_OFS PCI_CFG_BASE_ADDRESS_4
  251. #define GT_PCI0_INTERNAL_REGS_IO_MAPPED_BASE_ADRS_OFS PCI_CFG_BASE_ADDRESS_5
  252. #define GT_EXPANSION_ROM_BASE_ADRS_OFS PCI_CFG_EXPANSION_ROM
  254. /* PCI Configuration, Function 1 */
  255. #define GT_PCI0_SWAPPED_SCS10_BASE_ADRS_OFS 0x110
  256. #define GT_PCI0_SWAPPED_SCS32_BASE_ADRS_OFS 0x114
  257. #define GT_PCI0_SWAPPED_CS3_BOOTCS_BASE_ADRS_OFS 0x11c
  259. /* I2O Support Registers */
  260. #define GT_INBOUND_MESSAGE_0_OFS 0x10
  261. #define GT_INBOUND_MESSAGE_1_OFS 0x14
  262. #define GT_OUTBOUND_MESSAGE_0_OFS 0x18
  263. #define GT_OUTBOUND_MESSAGE_1_OFS 0x1c
  264. #define GT_INBOUND_DOORBELL_OFS 0x20
  265. #define GT_INBOUND_INTR_CAUSE_OFS 0x24
  266. #define GT_INBOUND_INTR_MASK_OFS 0x28
  267. #define GT_OUTBOUND_DOORBELL_OFS 0x2c
  268. #define GT_OUTBOUND_INTR_CAUSE_OFS 0x30
  269. #define GT_OUTBOUND_INTR_MASK_OFS 0x34
  270. #define GT_INBOUND_QUEUE_PORT_VIRT_OFS 0x40
  271. #define GT_OUTBOUND_QUEUE_PORT_VIRT_OFS 0x44
  272. #define GT_QUEUE_CTL_OFS 0x50
  273. #define GT_QUEUE_BASE_ADRS_OFS 0x54
  274. #define GT_INBOUND_FREE_HEAD_PTR_OFS 0x60
  275. #define GT_INBOUND_FREE_TAIL_PTR_OFS 0x64
  276. #define GT_INBOUND_POST_HEAD_PTR_OFS 0x68
  277. #define GT_INBOUND_POST_TAIL_PTR_OFS 0x6c
  278. #define GT_OUTBOUND_FREE_HEAD_PTR_OFS 0x70
  279. #define GT_OUTBOUND_FREE_TAIL_PTR_OFS 0x74
  280. #define GT_OUTBOUND_POST_HEAD_PTR_OFS 0x78
  281. #define GT_OUTBOUND_POST_TAIL_PTR_OFS 0x7c
  284. /**********************************************************************
  285.  *
  286.  * GT64120A Internal Register ABSOLUTE ADDRESSES
  287.  *
  288.  * These require the includer of this header to define a GT_BASE macro.
  289.  * Here's an assembly-language example:
  290.  *
  291.  *   #include <gt64120a.h>
  292.  *
  293.  *   #define K1BASE 0xa0000000 /@ MIPS base address for phys mem @/
  294.  *   #define GT_BASE (K1BASE | GT_INTERNAL_REGS_BASE_DEF)
  295.  *
  296.  *    lw    k0,GT_CPU_INTF_CFG /@ get CPU Interface Configuration @/
  297.  *
  298.  **********************************************************************/
  300. /* Default memory map */
  302. #define GT_SCS0_BASE_DEF 0x00000000
  303. #define GT_SCS1_BASE_DEF 0x00800000
  304. #define GT_SCS2_BASE_DEF 0x01000000
  305. #define GT_SCS3_BASE_DEF 0x01800000
  306. #define GT_PCI0_IO_0_BASE_DEF 0x10000000
  307. #define GT_PCI0_MEM_0_BASE_DEF 0x12000000
  308. #define GT_INTERNAL_REGS_BASE_DEF 0x14000000
  309. #define GT_CS0_BASE_DEF 0x1c000000
  310. #define GT_CS1_BASE_DEF 0x1c800000
  311. #define GT_CS2_BASE_DEF 0x1d000000
  312. #define GT_CS3_BASE_DEF 0x1f000000
  313. #define GT_BOOTCS_BASE_DEF 0x1fc00000
  314. #define GT_PCI1_IO_BASE_DEF 0x20000000
  315. #define GT_PCI1_MEM_0_BASE_DEF 0x22000000
  316. #define GT_PCI1_MEM_1_BASE_DEF 0x24000000
  317. #define GT_PCI0_MEM_1_BASE_DEF 0xf2000000
  319. /* CPU Configuration */
  320. #define GT_CPU_INTF_CFG (GT_BASE+GT_CPU_INTF_CFG_OFS)
  321. #define GT_MULTI_GT_REG (GT_BASE+GT_MULTI_GT_REG_OFS)
  323. /* CPU Address Decode */
  324. #define GT_SCS10_L_DEC_ADRS (GT_BASE+GT_SCS10_L_DEC_ADRS_OFS)
  325. #define GT_SCS10_H_DEC_ADRS (GT_BASE+GT_SCS10_H_DEC_ADRS_OFS)
  326. #define GT_SCS32_L_DEC_ADRS (GT_BASE+GT_SCS32_L_DEC_ADRS_OFS)
  327. #define GT_SCS32_H_DEC_ADRS (GT_BASE+GT_SCS32_H_DEC_ADRS_OFS)
  328. #define GT_CS20_L_DEC_ADRS (GT_BASE+GT_CS20_L_DEC_ADRS_OFS)
  329. #define GT_CS20_H_DEC_ADRS (GT_BASE+GT_CS20_H_DEC_ADRS_OFS)
  330. #define GT_CS3_BOOTCS_L_DEC_ADRS (GT_BASE+GT_CS3_BOOTCS_L_DEC_ADRS_OFS)
  331. #define GT_CS3_BOOTCS_H_DEC_ADRS (GT_BASE+GT_CS3_BOOTCS_H_DEC_ADRS_OFS)
  332. #define GT_PCI0_IO_L_DEC_ADRS (GT_BASE+GT_PCI0_IO_L_DEC_ADRS_OFS)
  333. #define GT_PCI0_IO_H_DEC_ADRS (GT_BASE+GT_PCI0_IO_H_DEC_ADRS_OFS)
  334. #define GT_PCI0_MEM_0_L_DEC_ADRS (GT_BASE+GT_PCI0_MEM_0_L_DEC_ADRS_OFS)
  335. #define GT_PCI0_MEM_0_H_DEC_ADRS (GT_BASE+GT_PCI0_MEM_0_H_DEC_ADRS_OFS)
  336. #define GT_PCI0_MEM_1_L_DEC_ADRS (GT_BASE+GT_PCI0_MEM_1_L_DEC_ADRS_OFS)
  337. #define GT_PCI0_MEM_1_H_DEC_ADRS (GT_BASE+GT_PCI0_MEM_1_H_DEC_ADRS_OFS)
  338. #define GT_PCI1_IO_L_DEC_ADRS (GT_BASE+GT_PCI1_IO_L_DEC_ADRS_OFS)
  339. #define GT_PCI1_IO_H_DEC_ADRS (GT_BASE+GT_PCI1_IO_H_DEC_ADRS_OFS)
  340. #define GT_PCI1_MEM_0_L_DEC_ADRS (GT_BASE+GT_PCI1_MEM_0_L_DEC_ADRS_OFS)
  341. #define GT_PCI1_MEM_0_H_DEC_ADRS (GT_BASE+GT_PCI1_MEM_0_H_DEC_ADRS_OFS)
  342. #define GT_PCI1_MEM_1_L_DEC_ADRS (GT_BASE+GT_PCI1_MEM_1_L_DEC_ADRS_OFS)
  343. #define GT_PCI1_MEM_1_H_DEC_ADRS (GT_BASE+GT_PCI1_MEM_1_H_DEC_ADRS_OFS)
  344. #define GT_INTERNAL_SPACE_DEC (GT_BASE+GT_INTERNAL_SPACE_DEC_OFS)
  345. #define GT_SCS10_ADRS_REMAP (GT_BASE+GT_SCS10_ADRS_REMAP_OFS)
  346. #define GT_SCS32_ADRS_REMAP (GT_BASE+GT_SCS32_ADRS_REMAP_OFS)
  347. #define GT_CS20_REMAP (GT_BASE+GT_CS20_REMAP_OFS)
  348. #define GT_CS3_BOOTCS_REMAP (GT_BASE+GT_CS3_BOOTCS_REMAP_OFS)
  349. #define GT_PCI0_IO_REMAP (GT_BASE+GT_PCI0_IO_REMAP_OFS)
  350. #define GT_PCI0_MEM_0_REMAP (GT_BASE+GT_PCI0_MEM_0_REMAP_OFS)
  351. #define GT_PCI0_MEM_1_REMAP (GT_BASE+GT_PCI0_MEM_1_REMAP_OFS)
  352. #define GT_PCI1_IO_REMAP (GT_BASE+GT_PCI1_IO_REMAP_OFS)
  353. #define GT_PCI1_MEM_0_REMAP (GT_BASE+GT_PCI1_MEM_0_REMAP_OFS)
  354. #define GT_PCI1_MEM_1_REMAP (GT_BASE+GT_PCI1_MEM_1_REMAP_OFS)
  356. /* CPU Errors Report */
  357. #define GT_CPU_ERROR_ADRS_L (GT_BASE+GT_CPU_ERROR_ADRS_L_OFS)
  358. #define GT_CPU_ERROR_ADRS_H (GT_BASE+GT_CPU_ERROR_ADRS_H_OFS)
  359. #define GT_CPU_ERROR_DATA_L (GT_BASE+GT_CPU_ERROR_DATA_L_OFS)
  360. #define GT_CPU_ERROR_DATA_H (GT_BASE+GT_CPU_ERROR_DATA_H_OFS)
  361. #define GT_CPU_ERROR_PARITY (GT_BASE+GT_CPU_ERROR_PARITY_OFS)
  363. /* CPU Sync Barrier */
  364. #define GT_PCI0_SYNC_BARRIER_VIRT (GT_BASE+GT_PCI0_SYNC_BARRIER_VIRT_OFS)
  365. #define GT_PCI1_SYNC_BARRIER_VIRT (GT_BASE+GT_PCI1_SYNC_BARRIER_VIRT_OFS)
  367. /* SDRAM and Device Address Decode */
  368. #define GT_SCS0_L_DEC_ADRS (GT_BASE+GT_SCS0_L_DEC_ADRS_OFS)
  369. #define GT_SCS0_H_DEC_ADRS (GT_BASE+GT_SCS0_H_DEC_ADRS_OFS)
  370. #define GT_SCS1_L_DEC_ADRS (GT_BASE+GT_SCS1_L_DEC_ADRS_OFS)
  371. #define GT_SCS1_H_DEC_ADRS (GT_BASE+GT_SCS1_H_DEC_ADRS_OFS)
  372. #define GT_SCS2_L_DEC_ADRS (GT_BASE+GT_SCS2_L_DEC_ADRS_OFS)
  373. #define GT_SCS2_H_DEC_ADRS (GT_BASE+GT_SCS2_H_DEC_ADRS_OFS)
  374. #define GT_SCS3_L_DEC_ADRS (GT_BASE+GT_SCS3_L_DEC_ADRS_OFS)
  375. #define GT_SCS3_H_DEC_ADRS (GT_BASE+GT_SCS3_H_DEC_ADRS_OFS)
  376. #define GT_CS0_L_DEC_ADRS (GT_BASE+GT_CS0_L_DEC_ADRS_OFS)
  377. #define GT_CS0_H_DEC_ADRS (GT_BASE+GT_CS0_H_DEC_ADRS_OFS)
  378. #define GT_CS1_L_DEC_ADRS (GT_BASE+GT_CS1_L_DEC_ADRS_OFS)
  379. #define GT_CS1_H_DEC_ADRS (GT_BASE+GT_CS1_H_DEC_ADRS_OFS)
  380. #define GT_CS2_L_DEC_ADRS (GT_BASE+GT_CS2_L_DEC_ADRS_OFS)
  381. #define GT_CS2_H_DEC_ADRS (GT_BASE+GT_CS2_H_DEC_ADRS_OFS)
  382. #define GT_CS3_L_DEC_ADRS (GT_BASE+GT_CS3_L_DEC_ADRS_OFS)
  383. #define GT_CS3_H_DEC_ADRS (GT_BASE+GT_CS3_H_DEC_ADRS_OFS)
  384. #define GT_BOOTCS_L_DEC_ADRS (GT_BASE+GT_BOOTCS_L_DEC_ADRS_OFS)
  385. #define GT_BOOTCS_H_DEC_ADRS (GT_BASE+GT_BOOTCS_H_DEC_ADRS_OFS)
  386. #define GT_ADRS_DEC_ERROR (GT_BASE+GT_ADRS_DEC_ERROR_OFS)
  388. /* SDRAM Configuration */
  389. #define GT_SDRAM_CFG (GT_BASE+GT_SDRAM_CFG_OFS)
  390. #define GT_SDRAM_OP_MODE (GT_BASE+GT_SDRAM_OP_MODE_OFS)
  391. #define GT_SDRAM_BURST_MODE (GT_BASE+GT_SDRAM_BURST_MODE_OFS)
  392. #define GT_SDRAM_ADRS_DEC (GT_BASE+GT_SDRAM_ADRS_DEC_OFS)
  394. /* SDRAM Parameters */
  395. #define GT_SDRAM_BANK0_PARAM (GT_BASE+GT_SDRAM_BANK0_PARAM_OFS)
  396. #define GT_SDRAM_BANK1_PARAM (GT_BASE+GT_SDRAM_BANK1_PARAM_OFS)
  397. #define GT_SDRAM_BANK2_PARAM (GT_BASE+GT_SDRAM_BANK2_PARAM_OFS)
  398. #define GT_SDRAM_BANK3_PARAM (GT_BASE+GT_SDRAM_BANK3_PARAM_OFS)
  400. /* ECC */
  401. #define GT_ECC_ERROR_ADRS (GT_BASE+GT_ECC_ERROR_ADRS_OFS)
  402. #define GT_ECC_ERROR_DATA_H (GT_BASE+GT_ECC_ERROR_DATA_H_OFS)
  403. #define GT_ECC_ERROR_DATA_L (GT_BASE+GT_ECC_ERROR_DATA_L_OFS)
  404. #define GT_ECC_FROM_MEM (GT_BASE+GT_ECC_FROM_MEM_OFS)
  405. #define GT_ECC_CALCULATED (GT_BASE+GT_ECC_CALCULATED_OFS)
  407. /* Device Parameters*/
  408. #define GT_DEV_BANK0_PARAM (GT_BASE+GT_DEV_BANK0_PARAM_OFS)
  409. #define GT_DEV_BANK1_PARAM (GT_BASE+GT_DEV_BANK1_PARAM_OFS)
  410. #define GT_DEV_BANK2_PARAM (GT_BASE+GT_DEV_BANK2_PARAM_OFS)
  411. #define GT_DEV_BANK3_PARAM (GT_BASE+GT_DEV_BANK3_PARAM_OFS)
  412. #define GT_DEV_BOOT_BANK_PARAM (GT_BASE+GT_DEV_BOOT_BANK_PARAM_OFS)
  414. /* DMA Record */
  415. #define GT_CHAN_0_DMA_BYTE_COUNT (GT_BASE+GT_CHAN_0_DMA_BYTE_COUNT_OFS)
  416. #define GT_CHAN_1_DMA_BYTE_COUNT (GT_BASE+GT_CHAN_1_DMA_BYTE_COUNT_OFS)
  417. #define GT_CHAN_2_DMA_BYTE_COUNT (GT_BASE+GT_CHAN_2_DMA_BYTE_COUNT_OFS)
  418. #define GT_CHAN_3_DMA_BYTE_COUNT (GT_BASE+GT_CHAN_3_DMA_BYTE_COUNT_OFS)
  419. #define GT_CHAN_0_DMA_SRC_ADRS (GT_BASE+GT_CHAN_0_DMA_SRC_ADRS_OFS)
  420. #define GT_CHAN_1_DMA_SRC_ADRS (GT_BASE+GT_CHAN_1_DMA_SRC_ADRS_OFS)
  421. #define GT_CHAN_2_DMA_SRC_ADRS (GT_BASE+GT_CHAN_2_DMA_SRC_ADRS_OFS)
  422. #define GT_CHAN_3_DMA_SRC_ADRS (GT_BASE+GT_CHAN_3_DMA_SRC_ADRS_OFS)
  423. #define GT_CHAN_0_DMA_DEST_ADRS (GT_BASE+GT_CHAN_0_DMA_DEST_ADRS_OFS)
  424. #define GT_CHAN_1_DMA_DEST_ADRS (GT_BASE+GT_CHAN_1_DMA_DEST_ADRS_OFS)
  425. #define GT_CHAN_2_DMA_DEST_ADRS (GT_BASE+GT_CHAN_2_DMA_DEST_ADRS_OFS)
  426. #define GT_CHAN_3_DMA_DEST_ADRS (GT_BASE+GT_CHAN_3_DMA_DEST_ADRS_OFS)
  427. #define GT_CHAN_0_NEXT_REC_PTR (GT_BASE+GT_CHAN_0_NEXT_REC_PTR_OFS)
  428. #define GT_CHAN_1_NEXT_REC_PTR (GT_BASE+GT_CHAN_1_NEXT_REC_PTR_OFS)
  429. #define GT_CHAN_2_NEXT_REC_PTR (GT_BASE+GT_CHAN_2_NEXT_REC_PTR_OFS)
  430. #define GT_CHAN_3_NEXT_REC_PTR (GT_BASE+GT_CHAN_3_NEXT_REC_PTR_OFS)
  431. #define GT_CHAN_0_CURRENT_DESCRIPTOR_PTR (GT_BASE+GT_CHAN_0_CURRENT_DESCRIPTOR_PTR_OFS)
  432. #define GT_CHAN_1_CURRENT_DESCRIPTOR_PTR (GT_BASE+GT_CHAN_1_CURRENT_DESCRIPTOR_PTR_OFS)
  433. #define GT_CHAN_2_CURRENT_DESCRIPTOR_PTR (GT_BASE+GT_CHAN_2_CURRENT_DESCRIPTOR_PTR_OFS)
  434. #define GT_CHAN_3_CURRENT_DESCRIPTOR_PTR (GT_BASE+GT_CHAN_3_CURRENT_DESCRIPTOR_PTR_OFS)
  435. #define GT_CHAN_0_CTL (GT_BASE+GT_CHAN_0_CTL_OFS)
  436. #define GT_CHAN_1_CTL (GT_BASE+GT_CHAN_1_CTL_OFS)
  437. #define GT_CHAN_2_CTL (GT_BASE+GT_CHAN_2_CTL_OFS)
  438. #define GT_CHAN_3_CTL (GT_BASE+GT_CHAN_3_CTL_OFS)
  440. /* DMA Arbiter */
  441. #define GT_ARBITER_CTL (GT_BASE+GT_ARBITER_CTL_OFS)
  443. /* Timer/COUNTER */
  444. #define GT_TIMER_COUNTER_0 (GT_BASE+GT_TIMER_COUNTER_0_OFS)
  445. #define GT_TIMER_COUNTER_1 (GT_BASE+GT_TIMER_COUNTER_1_OFS)
  446. #define GT_TIMER_COUNTER_2 (GT_BASE+GT_TIMER_COUNTER_2_OFS)
  447. #define GT_TIMER_COUNTER_3 (GT_BASE+GT_TIMER_COUNTER_3_OFS)
  448. #define GT_TIMER_COUNTER_CTL (GT_BASE+GT_TIMER_COUNTER_CTL_OFS)
  450. /* PCI Internal */
  451. #define GT_PCI0_COMMAND (GT_BASE+GT_PCI0_COMMAND_OFS)
  452. #define GT_PCI1_COMMAND (GT_BASE+GT_PCI1_COMMAND_OFS)
  453. #define GT_PCI0_TIMEOUT_RETRY (GT_BASE+GT_PCI0_TIMEOUT_RETRY_OFS)
  454. #define GT_PCI1_TIMEOUT_RETRY (GT_BASE+GT_PCI1_TIMEOUT_RETRY_OFS)
  455. #define GT_PCI0_SCS10_BANK_SZ (GT_BASE+GT_PCI0_SCS10_BANK_SZ_OFS)
  456. #define GT_PCI1_SCS10_BANK_SZ (GT_BASE+GT_PCI1_SCS10_BANK_SZ_OFS)
  457. #define GT_PCI0_SCS32_BANK_SZ (GT_BASE+GT_PCI0_SCS32_BANK_SZ_OFS)
  458. #define GT_PCI1_SCS32_BANK_SZ (GT_BASE+GT_PCI1_SCS32_BANK_SZ_OFS)
  459. #define GT_PCI0_CS20_BANK_SZ (GT_BASE+GT_PCI0_CS20_BANK_SZ_OFS)
  460. #define GT_PCI1_CS20_BANK_SZ (GT_BASE+GT_PCI1_CS20_BANK_SZ_OFS)
  461. #define GT_PCI0_CS3_BOOTCS_BANK_SZ (GT_BASE+GT_PCI0_CS3_BOOTCS_BANK_SZ_OFS)
  462. #define GT_PCI1_CS3_BOOTCS_BANK_SZ (GT_BASE+GT_PCI1_CS3_BOOTCS_BANK_SZ_OFS)
  463. #define GT_PCI0_BASE_ADRS_REGS_ENABLE (GT_BASE+GT_PCI0_BASE_ADRS_REGS_ENABLE_OFS)
  464. #define GT_PCI1_BASE_ADRS_REGS_ENABLE (GT_BASE+GT_PCI1_BASE_ADRS_REGS_ENABLE_OFS)
  465. #define GT_PCI0_PREFETCH_MAX_BURST_SZ (GT_BASE+GT_PCI0_PREFETCH_MAX_BURST_SZ_OFS)
  466. #define GT_PCI1_PREFETCH_MAX_BURST_SZ (GT_BASE+GT_PCI1_PREFETCH_MAX_BURST_SZ_OFS)
  467. #define GT_PCI0_SCS10_BASE_ADRS_REMAP (GT_BASE+GT_PCI0_SCS10_BASE_ADRS_REMAP_OFS)
  468. #define GT_PCI1_SCS10_BASE_ADRS_REMAP (GT_BASE+GT_PCI1_SCS10_BASE_ADRS_REMAP_OFS)
  469. #define GT_PCI0_SCS32_BASE_ADRS_REMAP (GT_BASE+GT_PCI0_SCS32_BASE_ADRS_REMAP_OFS)
  470. #define GT_PCI1_SCS32_BASE_ADRS_REMAP (GT_BASE+GT_PCI1_SCS32_BASE_ADRS_REMAP_OFS)
  471. #define GT_PCI0_CS20_BASE_ADRS_REMAP (GT_BASE+GT_PCI0_CS20_BASE_ADRS_REMAP_OFS)
  472. #define GT_PCI1_CS20_BASE_ADRS_REMAP (GT_BASE+GT_PCI1_CS20_BASE_ADRS_REMAP_OFS)
  473. #define GT_PCI0_CS3_BOOTCS_BASE_ADRS_REMAP (GT_BASE+GT_PCI0_CS3_BOOTCS_BASE_ADRS_REMAP_OFS)
  474. #define GT_PCI1_CS3_BOOTCS_BASE_ADRS_REMAP (GT_BASE+GT_PCI1_CS3_BOOTCS_BASE_ADRS_REMAP_OFS)
  475. #define GT_PCI0_SWAPPED_SCS10_BASE_ADRS_REMAP (GT_BASE+GT_PCI0_SWAPPED_SCS10_BASE_ADRS_REMAP_OFS)
  476. #define GT_PCI1_SWAPPED_SCS10_BASE_ADRS_REMAP (GT_BASE+GT_PCI1_SWAPPED_SCS10_BASE_ADRS_REMAP_OFS)
  477. #define GT_PCI0_SWAPPED_SCS32_BASE_ADRS_REMAP (GT_BASE+GT_PCI0_SWAPPED_SCS32_BASE_ADRS_REMAP_OFS)
  478. #define GT_PCI1_SWAPPED_SCS32_BASE_ADRS_REMAP (GT_BASE+GT_PCI1_SWAPPED_SCS32_BASE_ADRS_REMAP_OFS)
  479. #define GT_PCI0_SWAPPED_CS3_BOOTCS_BASE_ADRS_REMAP (GT_BASE+GT_PCI0_SWAPPED_CS3_BOOTCS_BASE_ADRS_REMAP_OFS)
  480. #define GT_PCI1_SWAPPED_CS3_BOOTCS_BASE_ADRS_REMAP (GT_BASE+GT_PCI1_SWAPPED_CS3_BOOTCS_BASE_ADRS_REMAP_OFS)
  481. #define GT_PCI0_CFG_ADRS (GT_BASE+GT_PCI0_CFG_ADRS_OFS)
  482. #define GT_PCI1_CFG_ADRS (GT_BASE+GT_PCI1_CFG_ADRS_OFS)
  483. #define GT_PCI0_CFG_DATA_VIRT (GT_BASE+GT_PCI0_CFG_DATA_VIRT_OFS)
  484. #define GT_PCI1_CFG_DATA_VIRT (GT_BASE+GT_PCI1_CFG_DATA_VIRT_OFS)
  485. #define GT_PCI0_INTR_ACK_VIRT (GT_BASE+GT_PCI0_INTR_ACK_VIRT_OFS)
  486. #define GT_PCI1_INTR_ACK_VIRT (GT_BASE+GT_PCI1_INTR_ACK_VIRT_OFS)
  488. /* Interrupts */
  489. #define GT_INTR_CAUSE (GT_BASE+GT_INTR_CAUSE_OFS)
  490. #define GT_H_INTR_CAUSE (GT_BASE+GT_H_INTR_CAUSE_OFS)
  491. #define GT_CPU_INTR_MASK (GT_BASE+GT_CPU_INTR_MASK_OFS)
  492. #define GT_CPU_H_INTR_MASK (GT_BASE+GT_CPU_H_INTR_MASK_OFS)
  493. #define GT_PCI0_INTR_CAUSE_MASK (GT_BASE+GT_PCI0_INTR_CAUSE_MASK_OFS)
  494. #define GT_PCI0_H_INTR_CAUSE_MASK (GT_BASE+GT_PCI0_H_INTR_CAUSE_MASK_OFS)
  495. #define GT_PCI0_SERR0_MASK (GT_BASE+GT_PCI0_SERR0_MASK_OFS)
  496. #define GT_PCI1_SERR1_MASK (GT_BASE+GT_PCI1_SERR1_MASK_OFS)
  497. #define GT_CPU_SELECT_CAUSE (GT_BASE+GT_CPU_SELECT_CAUSE_OFS)
  498. #define GT_PCI0_INTR_SELECT (GT_BASE+GT_PCI0_INTR_SELECT_OFS)
  500. /*
  501.  * I2O Support Registers
  502.  *
  503.  * "I20 registers can be accessed from the CPU and PCI_0 sides (unless
  504.  * stated otherwise). If accessed from the PCI_0 side, address offset is
  505.  * with respect to the PCI_0 SCS[1:0]* Base Address Register contents.
  506.  * If accessed from the CPU side, the address offset is with respect to
  507.  * the CPU Internal Space Base Register + 0x1c00"
  508.  * -- GT64120A Data Sheet Revision 1.0 p. 171
  509.  */
  511. #define GT_I2O_CPU_BASE_OFS 0x1c00
  513. #define GT_INBOUND_MESSAGE_0 (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_INBOUND_MESSAGE_0_OFS)
  514. #define GT_INBOUND_MESSAGE_1 (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_INBOUND_MESSAGE_1_OFS)
  515. #define GT_OUTBOUND_MESSAGE_0 (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_OUTBOUND_MESSAGE_0_OFS)
  516. #define GT_OUTBOUND_MESSAGE_1 (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_OUTBOUND_MESSAGE_1_OFS)
  517. #define GT_INBOUND_DOORBELL (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_INBOUND_DOORBELL_OFS)
  518. #define GT_INBOUND_INTR_CAUSE (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_INBOUND_INTR_CAUSE_OFS)
  519. #define GT_INBOUND_INTR_MASK (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_INBOUND_INTR_MASK_OFS)
  520. #define GT_OUTBOUND_DOORBELL (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_OUTBOUND_DOORBELL_OFS)
  521. #define GT_OUTBOUND_INTR_CAUSE (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_OUTBOUND_INTR_CAUSE_OFS)
  522. #define GT_OUTBOUND_INTR_MASK (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_OUTBOUND_INTR_MASK_OFS)
  523. #define GT_INBOUND_QUEUE_PORT_VIRT (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_INBOUND_QUEUE_PORT_VIRT_OFS)
  524. #define GT_OUTBOUND_QUEUE_PORT_VIRT (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_OUTBOUND_QUEUE_PORT_VIRT_OFS)
  525. #define GT_QUEUE_CTL (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_QUEUE_CTL_OFS)
  526. #define GT_QUEUE_BASE_ADRS (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_QUEUE_BASE_ADRS_OFS)
  527. #define GT_INBOUND_FREE_HEAD_PTR (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_INBOUND_FREE_HEAD_PTR_OFS)
  528. #define GT_INBOUND_FREE_TAIL_PTR (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_INBOUND_FREE_TAIL_PTR_OFS)
  529. #define GT_INBOUND_POST_HEAD_PTR (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_INBOUND_POST_HEAD_PTR_OFS)
  530. #define GT_INBOUND_POST_TAIL_PTR (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_INBOUND_POST_TAIL_PTR_OFS)
  531. #define GT_OUTBOUND_FREE_HEAD_PTR (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_OUTBOUND_FREE_HEAD_PTR_OFS)
  532. #define GT_OUTBOUND_FREE_TAIL_PTR (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_OUTBOUND_FREE_TAIL_PTR_OFS)
  533. #define GT_OUTBOUND_POST_HEAD_PTR (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_OUTBOUND_POST_HEAD_PTR_OFS)
  534. #define GT_OUTBOUND_POST_TAIL_PTR (GT_BASE+GT_I2O_CPU_BASE_OFS+GT_OUTBOUND_POST_TAIL_PTR_OFS)
  536. /***********************************************************************
  537.  *
  538.  * Register encodings
  539.  *
  540.  ***********************************************************************/
  542. /* create a mask of n ones */
  544. #ifndef GT_MSK
  545. #define GT_MSK(n) ((1 << (n)) - 1)
  546. #endif
  549. /* for CPU Interface Config: GT_CPU_INTF_CFG */
  551. #define GT_CACHEOPMAP_SHF 0
  552. #define GT_CACHEOPMAP_MSK (GT_MSK(9) << GT_CACHEOPMAP_SHF)
  554. #define GT_CACHEPRES_SHF 9
  555. #define GT_CACHEPRES_MSK (GT_MSK(1) << GT_CACHEPRES_SHF)
  556. #define GT_CACHEPRES_BIT GT_CACHEPRES_MSK
  557. #define GT_CACHEPRES_GT64012_NOT_PRESENT 0
  558. #define GT_CACHEPRES_GT64012_PRESENT 1
  560. #define GT_WRITEMODE_SHF 11
  561. #define GT_WRITEMODE_MSK (GT_MSK(1) << GT_WRITEMODE_SHF)
  562. #define GT_WRITEMODE_BIT GT_WRITEMODE_MSK
  563. #define GT_WRITEMODE_PIPELINED 0
  564. #define GT_WRITEMODE_R4000 1
  566. #define GT_ENDIANESS_SHF 12
  567. #define GT_ENDIANESS_MSK (GT_MSK(1) << GT_ENDIANESS_SHF)
  568. #define GT_ENDIANESS_BIT GT_ENDIANESS_MSK
  569. #define GT_ENDIANESS_BIG 0
  570. #define GT_ENDIANESS_LITTLE 1
  572. #define GT_R5KL2_PRESENT_SHF 14
  573. #define GT_R5KL2_PRESENT_MSK (GT_MSK(1) << GT_R5KL2_PRESENT_SHF)
  574. #define GT_R5KL2_PRESENT_BIT GT_R5KL2_PRESENT_MSK
  575. #define GT_R5KL2_PRESENT_NOT_PRESENT 0
  576. #define GT_R5KL2_PRESENT_PRESENT 1
  578. #define GT_EXTERNAL_HIT_DELAY_SHF 15
  579. #define GT_EXTERNAL_HIT_DELAY_MSK (GT_MSK(1) << GT_EXTERNAL_HIT_DELAY_SHF)
  580. #define GT_EXTERNAL_HIT_DELAY_BIT GT_EXTERNAL_HIT_DELAY_MSK
  581. #define GT_EXTERNAL_HIT_DELAY_NON_REGISTERED 0
  582. #define GT_EXTERNAL_HIT_DELAY_REGISTERED 1
  584. #define GT_CPU_WRITE_RATE_SHF 16
  585. #define GT_CPU_WRITE_RATE_MSK (GT_MSK(1) << GT_CPU_WRITE_RATE_SHF)
  586. #define GT_CPU_WRITE_RATE_BIT GT_CPU_WRITE_RATE_MSK
  587. #define GT_CPU_WRITE_RATE_DXDXDXDX 0
  588. #define GT_CPU_WRITE_RATE_DDDD 1
  590. #define GT_STOP_RETRY_SHF 17
  591. #define GT_STOP_RETRY_MSK (GT_MSK(1) << GT_STOP_RETRY_SHF)
  592. #define GT_STOP_RETRY_BIT GT_STOP_RETRY_MSK
  593. #define GT_STOP_RETRY_CONTINUE 0
  594. #define GT_STOP_RETRY_STOP 1
  596. #define GT_MULTIGT_SHF 18
  597. #define GT_MULTIGT_MSK (GT_MSK(1) << GT_MULTIGT_SHF)
  598. #define GT_MULTIGT_BIT GT_MULTIGT_BIT
  599. #define GT_MULTIGT_NOT_SUPPORTED 0
  600. #define GT_MULTIGT_SUPPORTED 1
  602. #define GT_SYSADCVALID_SHF 19
  603. #define GT_SYSADCVALID_MSK (GT_MSK(1) << GT_SYSADCVALID_SHF)
  604. #define GT_SYSADCVALID_BIT GT_SYSADCVALID_MSK
  605. #define GT_SYSADCVALID_NOT_CONNECTED 0
  606. #define GT_SYSADCVALID_CONNECTED 1
  608. #define GT_PCI0OVERRIDE_SHF 20
  609. #define GT_PCI0OVERRIDE_MSK (GT_MSK(2) << GT_PCI0OVERRIDE_SHF)
  610. #define GT_PCI0OVERRIDE_NORMAL 0 /* normal address decoding */
  611. #define GT_PCI0OVERRIDE_1GBYTE 1 /* 1 GB PCI_0 Mem0 space */
  612. #define GT_PCI0OVERRIDE_2GBYTE 2 /* 2 GB PCI_0 Mem0 space */
  614. #define GT_PCI1OVERRIDE_SHF 24
  615. #define GT_PCI1OVERRIDE_MSK (GT_MSK(2) << GT_PCI1OVERRIDE_SHF)
  616. #define GT_PCI1OVERRIDE_NORMAL 0 /* normal address decoding */
  617. #define GT_PCI1OVERRIDE_1GBYTE 1 /* 1 GB PCI_1 Mem0 space */
  618. #define GT_PCI1OVERRIDE_2GBYTE 2 /* 2 GB PCI_1 Mem0 space */
  621. /*
  622.  * for Internal Space Decode: GT_INTERNAL_SPACE_DEC
  623.  */
  625. #define GT_INTERNAL_SPACE_DEC_DEF 0x000000a0
  628. /* for SDRAM Configuration: GT_SDRAM_CFG */
  630. #define GT_SDRAM_CFG_REFINTCNT_SHF 0
  631. #define GT_SDRAM_CFG_REFINTCNT_MSK (GT_MSK(14) << GT_SDRAM_CFG_REFINTCNT_SHF)
  633. #define GT_SDRAM_CFG_INTERLEAVE_SHF 14
  634. #define GT_SDRAM_CFG_INTERLEAVE_MSK    (GT_MSK(1) << GT_SDRAM_CFG_INTERLEAVE_SHF)
  635. #define GT_SDRAM_CFG_INTERLEAVE_BIT GT_SDRAM_CFG_INTERLEAVE_MSK
  636. #define GT_SDRAM_CFG_INTERLEAVE_ENABLED 0
  637. #define GT_SDRAM_CFG_INTERLEAVE_DISABLED 1
  639. #define GT_SDRAM_CFG_RMW_SHF 15
  640. #define GT_SDRAM_CFG_RMW_MSK (GT_MSK(1) << GT_SDRAM_CFG_RMW_SHF)
  641. #define GT_SDRAM_CFG_RMW_BIT GT_SDRAM_CFG_RMW_MSK
  642. #define GT_SDRAM_CFG_RMW_DISABLED 0
  643. #define GT_SDRAM_CFG_RMW_ENABLED 1
  645. #define GT_SDRAM_CFG_STAGREF_SHF 16
  646. #define GT_SDRAM_CFG_STAGREF_MSK (GT_MSK(1) << GT_SDRAM_CFG_STAGREF_SHF)
  647. #define GT_SDRAM_CFG_STAGREF_BIT GT_SDRAM_CFG_STAGREF_MSK
  648. #define GT_SDRAM_CFG_STAGREF_STAGGERED 0
  649. #define GT_SDRAM_CFG_STAGREF_NON_STAGGERED 1
  651. #define GT_SDRAM_CFG_CPUTODRAMERR_SHF 17
  652. #define GT_SDRAM_CFG_CPUTODRAMERR_MSK (GT_MSK(1) << GT_SDRAM_CFG_CPUTODRAMERR_SHF)
  653. #define GT_SDRAM_CFG_CPUTODRAMERR_BIT GT_SDRAM_CFG_CPUTODRAMERR_MSK
  654. #define GT_SDRAM_CFG_CPUTODRAMERR_GENERATE_ERR 0
  655. #define GT_SDRAM_CFG_CPUTODRAMERR_ALWAYS_GOOD 1
  657. #define GT_SDRAM_CFG_ECCINT_SHF 18
  658. #define GT_SDRAM_CFG_ECCINT_MSK (GT_MSK(1) << GT_SDRAM_CFG_ECCINT_SHF)
  659. #define GT_SDRAM_CFG_ECCINT_BIT GT_SDRAM_CFG_ECCINT_MSK
  660. #define GT_SDRAM_CFG_ECCINT_2_ERRORS 0
  661. #define GT_SDRAM_CFG_ECCINT_1_ERROR 1
  663. #define GT_SDRAM_CFG_DUPCNTL_SHF 19
  664. #define GT_SDRAM_CFG_DUPCNTL_MSK (GT_MSK(1) << GT_SDRAM_CFG_DUPCNTL_SHF)
  665. #define GT_SDRAM_CFG_DUPCNTL_BIT GT_SDRAM_CFG_DUPCNTL_MSK
  667. #define GT_SDRAM_CFG_DUPBA_SHF 20
  668. #define GT_SDRAM_CFG_DUPBA_MSK (GT_MSK(1) << GT_SDRAM_CFG_DUPBA_SHF)
  669. #define GT_SDRAM_CFG_DUPBA_BIT GT_SDRAM_CFG_DUPBA_MSK
  670. #define GT_SDRAM_CFG_DUPBA_DO_NOT_DUP 0
  671. #define GT_SDRAM_CFG_DUPBA_DUPLICATE 1
  673. #define GT_SDRAM_CFG_DUPEOT0_SHF 21
  674. #define GT_SDRAM_CFG_DUPEOT0_MSK (GT_MSK(1) << GT_SDRAM_CFG_DUPEOT0_SHF)
  675. #define GT_SDRAM_CFG_DUPEOT0_BIT GT_SDRAM_CFG_DUPEOT0_MSK
  676. #define GT_SDRAM_CFG_DUPEOT0_DO_NOT_DUP 0
  677. #define GT_SDRAM_CFG_DUPEOT0_DUPLICATE 1
  679. #define GT_SDRAM_CFG_DUPEOT1_SHF 22
  680. #define GT_SDRAM_CFG_DUPEOT1_MSK (GT_MSK(1) << GT_SDRAM_CFG_DUPEOT1_SHF)
  681. #define GT_SDRAM_CFG_DUPEOT1_BIT GT_SDRAM_CFG_DUPEOT1_MSK
  682. #define GT_SDRAM_CFG_DUPEOT1_DO_NOT_DUP 0
  683. #define GT_SDRAM_CFG_DUPEOT1_DUPLICATE 1
  685. #define GT_SDRAM_CFG_REGSDRAM_SHF 23
  686. #define GT_SDRAM_CFG_REGSDRAM_MSK (GT_MSK(1) << GT_SDRAM_CFG_REGSDRAM_SHF)
  687. #define GT_SDRAM_CFG_REGSDRAM_BIT GT_SDRAM_CFG_REGSDRAM_MSK
  688. #define GT_SDRAM_CFG_REGSDRAM_DISABLE 0
  689. #define GT_SDRAM_CFG_REGSDRAM_ENABLE 1
  691. #define GT_SDRAM_CFG_DADR12_SHF 24
  692. #define GT_SDRAM_CFG_DADR12_MSK (GT_MSK(1) << GT_SDRAM_CFG_DADR12_SHF)
  693. #define GT_SDRAM_CFG_DADR12_BIT GT_SDRAM_CFG_DADR12_MSK
  694. #define GT_SDRAM_CFG_DADR12_ADP0 0
  695. #define GT_SDRAM_CFG_DADR12_DMAREQ3 0
  698. /* for SDRAM Operation Mode: GT_SDRAM_OP_MODE */
  700. #define GT_SDRAM_OPMODE_OP_SHF 0
  701. #define GT_SDRAM_OPMODE_OP_MSK (GT_MSK(3) << GT_SDRAM_OPMODE_OP_SHF)
  702. #define GT_SDRAM_OPMODE_OP_NORMAL 0 /* Normal SDRAM mode */
  703. #define GT_SDRAM_OPMODE_OP_NOP 1 /* NOP Command */
  704. #define GT_SDRAM_OPMODE_OP_ABPC 2 /* All banks precharge cmd */
  705. #define GT_SDRAM_OPMODE_OP_MRCE 3 /* Mode Register Cmd enable */
  706. #define GT_SDRAM_OPMODE_OP_CBRCE 4 /* CBR cycle enable */
  709. /* for SDRAM Burst Mode: GT_SDRAM_BURST_MODE */
  711. #define GT_SDRAM_BURST_MODE_MBO 0xFFB /* reserved bits, must be 1 */
  712. #define GT_BURST_ORDER_SHF 2
  713. #define GT_BURST_ORDER_MSK (GT_MSK(1) << GT_BURST_ORDER_SHF)
  714. #define GT_BURST_ORDER_BIT GT_BURST_ORDER_MSK
  715. #define GT_BURST_ORDER_SUBBLOCK 1
  716. #define GT_BURST_ORDER_LINEAR 0
  719. /* for SDRAM Address Decode: GT_SDRAM_ADRS_DEC */
  721. #define GT_ADDRDECODE_DEF 0x2 /* default value */
  724. /* for SDRAM Bank 0/1/2/3 Parameters: GT_SDRAM_BANK*_PARAM */
  726. #define GT_SDRAM_B0_CASLAT_SHF 0
  727. #define GT_SDRAM_B0_CASLAT_MSK (GT_MSK(2) << GT_SDRAM_B0_CASLAT_SHF)
  728. #define GT_SDRAM_B0_CASLAT_2 1
  729. #define GT_SDRAM_B0_CASLAT_3 2
  731. #define GT_SDRAM_B0_FLOWTHROUGH_SHF 2
  732. #define GT_SDRAM_B0_FLOWTHROUGH_MSK (GT_MSK(1) << GT_SDRAM_B0_FLOWTHROUGH_SHF)
  733. #define GT_SDRAM_B0_FLOWTHROUGH_BIT GT_SDRAM_B0_FLOWTHROUGH_MSK
  734. #define GT_SDRAM_B0_FLOWTHROUGH_1_SAMPLE 0
  735. #define GT_SDRAM_B0_FLOWTHROUGH_NO_SAMPLE 1
  737. #define GT_SDRAM_B0_SRASPRCHG_SHF 3
  738. #define GT_SDRAM_B0_SRASPRCHG_MSK (GT_MSK(1) << GT_SDRAM_B0_SRASPRCHG_SHF)
  739. #define GT_SDRAM_B0_SRASPRCHG_2 0
  740. #define GT_SDRAM_B0_SRASPRCHG_3 1
  742. #define GT_SDRAM_B0_COMPATIBLE_SHF 4 /* for GT64120A's predecessor */
  743. #define GT_SDRAM_B0_COMPATIBLE_MSK (GT_MSK(1) << GT_SDRAM_B0_COMPATIBLE_SHF)
  744. #define GT_SDRAM_B0_COMPATIBLE_BIT GT_SDRAM_B0_COMPATIBLE_MSK
  745. #define GT_SDRAM_B0_COMPATIBLE_B1 0
  746. #define GT_SDRAM_B0_COMPATIBLE_B0 1
  748. #define GT_SDRAM_B0_64BITINT_SHF 5
  749. #define GT_SDRAM_B0_64BITINT_MSK (GT_MSK(1) << GT_SDRAM_B0_64BITINT_SHF)
  750. #define GT_SDRAM_B0_64BITINT_BIT GT_SDRAM_B0_64BITINT_MSK
  751. #define GT_SDRAM_B0_64BITINT_2 0
  752. #define GT_SDRAM_B0_64BITINT_4 1
  754. #define GT_SDRAM_B0_BANKWIDTH_SHF 6
  755. #define GT_SDRAM_B0_BANKWIDTH_MSK (GT_MSK(1) << GT_SDRAM_B0_BANKWIDTH_SHF)
  756. #define GT_SDRAM_B0_BANKWIDTH_BIT GT_SDRAM_B0_BANKWIDTH_MSK
  757. #define GT_SDRAM_B0_BANKWIDTH_32 0
  758. #define GT_SDRAM_B0_BANKWIDTH_64 1
  760. #define GT_SDRAM_B0_BANKLOC_SHF 7
  761. #define GT_SDRAM_B0_BANKLOC_MSK (GT_MSK(1) << GT_SDRAM_B0_BANKLOC_SHF)
  762. #define GT_SDRAM_B0_BANKLOC_BIT GT_SDRAM_B0_BANKLOC_MSK
  763. #define GT_SDRAM_B0_BANKLOC_EVEN 0
  764. #define GT_SDRAM_B0_BANKLOC_ODD 1
  766. #define GT_SDRAM_B0_ECC_SHF 8
  767. #define GT_SDRAM_B0_ECC_MSK (GT_MSK(1) << GT_SDRAM_B0_ECC_SHF)
  768. #define GT_SDRAM_B0_ECC_BIT GT_SDRAM_B0_ECC_MSK
  769. #define GT_SDRAM_B0_ECC_NOT_SUPPORTED 0
  770. #define GT_SDRAM_B0_ECC_SUPPORTED 1
  772. #define GT_SDRAM_B0_BYPASS_SHF 9
  773. #define GT_SDRAM_B0_BYPASS_MSK (GT_MSK(1) << GT_SDRAM_B0_BYPASS_SHF)
  774. #define GT_SDRAM_B0_BYPASS_BIT GT_SDRAM_B0_BYPASS_MSK
  775. #define GT_SDRAM_B0_BYPASS_NO_BYPASS 0
  776. #define GT_SDRAM_B0_BYPASS_BYPASS 1
  778. #define GT_SDRAM_B0_SRASTOSCAS_SHF 10
  779. #define GT_SDRAM_B0_SRASTOSCAS_MSK (GT_MSK(1) << GT_SDRAM_B0_SRASTOSCAS_SHF)
  780. #define GT_SDRAM_B0_SRASTOSCAS_BIT GT_SDRAM_B0_SRASTOSCAS_MSK
  781. #define GT_SDRAM_B0_SRASTOSCAS_2 0
  782. #define GT_SDRAM_B0_SRASTOSCAS_3 1
  784. #define GT_SDRAM_B0_SDRAMSIZE0_SHF 11
  785. #define GT_SDRAM_B0_SDRAMSIZE0_MSK (GT_MSK(1) << GT_SDRAM_B0_SDRAMSIZE0_SHF)
  786. #define GT_SDRAM_B0_SDRAMSIZE0_BIT GT_SDRAM_B0_SDRAMSIZE0_MSK
  787. #define GT_SDRAM_B0_SDRAMSIZE0_16M 0
  788. #define GT_SDRAM_B0_SDRAMSIZE0_64M 1
  789. #define GT_SDRAM_B0_SDRAMSIZE0_128M 1
  790. #define GT_SDRAM_B0_SDRAMSIZE0_256M 1
  792. #define GT_SDRAM_B0_EXTPARITY_SHF 12
  793. #define GT_SDRAM_B0_EXTPARITY_MSK (GT_MSK(1) << GT_SDRAM_B0_EXTPARITY_SHF)
  794. #define GT_SDRAM_B0_EXTPARITY_BIT GT_SDRAM_B0_EXTPARITY_MSK
  795. #define GT_SDRAM_B0_EXTPARITY_NO_GEN 0
  796. #define GT_SDRAM_B0_EXTPARITY_GEN 1
  798. #define GT_SDRAM_B0_BRSTLEN_SHF 13
  799. #define GT_SDRAM_B0_BRSTLEN_MSK (GT_MSK(1) << GT_SDRAM_B0_BRSTLEN_SHF)
  800. #define GT_SDRAM_B0_BRSTLEN_BIT GT_SDRAM_B0_BRSTLEN_MSK
  801. #define GT_SDRAM_B0_BRSTLEN_8 0
  802. #define GT_SDRAM_B0_BRSTLEN_4 1
  804. #define GT_SDRAM_B0_SDRAMSIZE1_SHF 14
  805. #define GT_SDRAM_B0_SDRAMSIZE1_MSK (GT_MSK(1) << GT_SDRAM_B0_SDRAMSIZE1_SHF)
  806. #define GT_SDRAM_B0_SDRAMSIZE1_BIT GT_SDRAM_B0_SDRAMSIZE1_MSK
  807. #define GT_SDRAM_B0_SDRAMSIZE1_16M 0
  808. #define GT_SDRAM_B0_SDRAMSIZE1_64M 0
  809. #define GT_SDRAM_B0_SDRAMSIZE1_128M 0
  810. #define GT_SDRAM_B0_SDRAMSIZE1_256M 1
  813. /* for Device Bank 0/1/2/3 Parameters: GT_DEV_BANK*_PARAM_OFS */
  815. #define GT_DEV_BANK_TURNOFF_SHF 0
  816. #define GT_DEV_BANK_TURNOFF_MSK (GT_MSK(3) << GT_DEV_BANK_TURNOFF_SHF)
  818. #define GT_DEV_BANK_ACCTOFIRST_SHF 3
  819. #define GT_DEV_BANK_ACCTOFIRST_MSK (GT_MSK(4) << GT_DEV_BANK_ACCTOFIRST_SHF)
  821. #define GT_DEV_BANK_ACCTONEXT_SHF 7
  822. #define GT_DEV_BANK_ACCTONEXT_MSK (GT_MSK(4) << GT_DEV_BANK_ACCTONEXT_SHF)
  824. #define GT_DEV_BANK_ALETOWR_SHF 11
  825. #define GT_DEV_BANK_ALETOWR_MSK (GT_MSK(3) << GT_DEV_BANK_ALETOWR_SHF)
  827. #define GT_DEV_BANK_WRACTIVE_SHF 14
  828. #define GT_DEV_BANK_WRACTIVE_MSK (GT_MSK(3) << GT_DEV_BANK_WRACTIVE_SHF)
  830. #define GT_DEV_BANK_WRHIGH_SHF 17
  831. #define GT_DEV_BANK_WRHIGH_MSK (GT_MSK(3) << GT_DEV_BANK_WRHIGH_SHF)
  833. #define GT_DEV_BANK_DEVWIDTH_SHF 20
  834. #define GT_DEV_BANK_DEVWIDTH_MSK (GT_MSK(2) << GT_DEV_BANK_DEVWIDTH_SHF)
  835. #define GT_DEV_BANK_DEVWIDTH_8 0
  836. #define GT_DEV_BANK_DEVWIDTH_16 1
  837. #define GT_DEV_BANK_DEVWIDTH_32 2
  838. #define GT_DEV_BANK_DEVWIDTH_64 3
  840. #define GT_DEV_BANK_DMAFLYBY0_SHF 22
  841. #define GT_DEV_BANK_DMAFLYBY0_MSK (GT_MSK(1) << GT_DEV_BANK_DMAFLYBY0_SHF)
  842. #define GT_DEV_BANK_DMAFLYBY0_BIT GT_DEV_BANK_DMAFLYBY_MSK
  844. #define GT_DEV_BANK_DEVLOC_SHF 23
  845. #define GT_DEV_BANK_DEVLOC_MSK (GT_MSK(1) << GT_DEV_BANK_DEVLOC_SHF)
  846. #define GT_DEV_BANK_DEVLOC_BIT GT_DEV_BANK_DEVLOC_MSK
  847. #define GT_DEV_BANK_DEVLOC_EVEN 0
  848. #define GT_DEV_BANK_DEVLOC_ODD 1
  850. #define GT_DEV_BANK_DMAFLYBY1_SHF 26
  851. #define GT_DEV_BANK_DMAFLYBY1_MSK (GT_MSK(4) << GT_DEV_BANK_DMAFLYBY1_SHF)
  854. /* for PCI Command: PCI_0_COMMAND, PCI_1_COMMAND */
  856. #define GT_MBYTESWAP_SHF 0
  857. #define GT_MBYTESWAP_MSK (GT_MSK(1) << GT_MBYTESWAP_SHF)
  858. #define GT_MBYTESWAP_BIT GT_MBYTESWAP_MSK
  859. #define GT_MBYTESWAP_SWAP 0
  860. #define GT_MBYTESWAP_DONT_SWAP 1
  862. #define GT_SYNCMODE_SHF 1
  863. #define GT_SYNCMODE_MSK (GT_MSK(3) << GT_SYNCMODE_SHF)
  864. #define GT_SYNCMODE_BIT GT_SYNCMODE_MSK
  865. #define GT_SYNCMODE_DC_TO_66 0
  866. #define GT_SYNCMODE_P_GE_HALF_T 1
  867. #define GT_SYNCMODE_SYNC_P_GE_HALF_T 2
  868. #define GT_SYNCMODE_P_GE_THIRD_T 5
  869. #define GT_SYNCMODE_SYNC_P_GE_THIRD_T 6
  871. #define GT_MWORDSWAP_SHF 10
  872. #define GT_MWORDSWAP_MSK (GT_MSK(1) << GT_MWORDSWAP_SHF)
  873. #define GT_MWORDSWAP_BIT GT_MWORDSWAP_MSK
  874. #define GT_MWORDSWAP_SWAP 1
  875. #define GT_MWORDSWAP_DONT_SWAP 0
  877. #define GT_SWORDSWAP_SHF 11
  878. #define GT_SWORDSWAP_MSK (GT_MSK(1) << GT_SWORDSWAP_SHF)
  879. #define GT_SWORDSWAP_BIT GT_SWORDSWAP_MSK
  880. #define GT_SWORDSWAP_SWAP 1
  881. #define GT_SWORDSWAP_DONT_SWAP 0
  883. #define GT_SSBWORDSWAP_SHF 12
  884. #define GT_SSBWORDSWAP_MSK (GT_MSK(1) << GT_SSBWORDSWAP_SHF)
  885. #define GT_SSBWORDSWAP_BIT GT_SSBWORDSWAP_MSK
  886. #define GT_SSBWORDSWAP_SWAP 1
  887. #define GT_SSBWORDSWAP_DONT_SWAP 0
  889. #define GT_SBYTESWAP_SHF 16
  890. #define GT_SBYTESWAP_MSK (GT_MSK(1) << GT_SBYTESWAP_SHF)
  891. #define GT_SBYTESWAP_BIT GT_SBYTESWAP_MSK
  892. #define GT_SBYTESWAP_SWAP 0
  893. #define GT_SBYTESWAP_DONT_SWAP 1
  896. /* for PCI Timeout & Retry: GT_PCI0_TIMEOUT_RETRY, GT_PCI1_TIMEOUT_RETRY */
  898. #define GT_TIMEOUT0_SHF 0
  899. #define GT_TIMEOUT0_MSK (GT_MSK(8) << GT_TIMEOUT0_SHF)
  900. #define GT_TIMEOUT0_MAX GT_TIMEOUT0_MSK
  901. #define GT_TIMEOUT0_DEF 0x0f
  903. #define GT_TIMEOUT1_SHF 8
  904. #define GT_TIMEOUT1_MSK (GT_MSK(8) << GT_TIMEOUT1_SHF)
  905. #define GT_TIMEOUT1_MAX GT_TIMEOUT1_MSK
  906. #define GT_TIMEOUT1_DEF 0x07
  908. #define GT_RETRYCTR_SHF 16
  909. #define GT_RETRYCTR_MSK (GT_MSK(8) << GT_RETRYCTR_SHF)
  910. #define GT_RETRYCTR_MAX GT_RETRYCTR_MSK
  911. #define GT_RETRYCTR_RETRY_FOREVER 0
  912. #define GT_RETRYCTR_DEF GT_RETRYCTR_RETRY_FOREVER
  914. #define GT_TIMEOUT_MAX (GT_TIMEOUT0_MAX | GT_TIMEOUT1_MAX | GT_RETRYCTR_MAX)
  917. /* for PCI configuration cycles: GT_PCI0_CFG_ADRS, GT_PCI1_CFG_ADRS */
  919. #define GT_CONFIGEN_SHF 31
  920. #define GT_CONFIGEN_MSK (GT_MSK(1) << GT_CONFIGEN_SHF)
  921. #define GT_CONFIGEN_BIT GT_CONFIGEN_MSK
  923. #define GT_BUSNUM_SHF 16
  924. #define GT_BUSNUM_MSK (GT_MSK(8) << GT_BUSNUM_SHF)
  926. #define GT_DEVNUM_SHF 11
  927. #define GT_DEVNUM_MSK (GT_MSK(5) << GT_DEVNUM_SHF)
  929. #define GT_FUNCNUM_SHF 8
  930. #define GT_FUNCNUM_MSK (GT_MSK(3) << GT_FUNCNUM_SHF)
  932. #define GT_REGNUM_SHF 2
  933. #define GT_REGNUM_MSK (GT_MSK(6) << GT_REGNUM_SHF)
  936. /*
  937.  * for Interrupt Cause & Mask: GT_INTR_CAUSE, GT_CPU_INTR_MASK,
  938.  * GT_PCI0_INTR_CAUSE_MASK
  939.  *
  940.  * (1) can also be used for High Interrupt Cause & Mask: GT_H_INTR_CAUSE,
  941.  * GT_CPU_H_INTR_MASK, GT_PCI0_H_INTR_CAUSE_MASK
  942.  */
  944. #define GT_INTR_INTSUM 0x00000001
  945. #define GT_INTR_MEMOUT 0x00000002
  946. #define GT_INTR_DMAOUT 0x00000004
  947. #define GT_INTR_CPUOUT 0x00000008
  948. #define GT_INTR_DMA0COMP 0x00000010
  949. #define GT_INTR_DMA1COMP 0x00000020
  950. #define GT_INTR_DMA2COMP 0x00000040
  951. #define GT_INTR_DMA3COMP 0x00000080
  952. #define GT_INTR_T0EXP 0x00000100
  953. #define GT_INTR_T1EXP 0x00000200
  954. #define GT_INTR_T2EXP 0x00000400
  955. #define GT_INTR_T3EXP 0x00000800
  956. #define GT_INTR_MASRDERR 0x00001000 /* (1) */
  957. #define GT_INTR_SLVWRERR 0x00002000 /* (1) */
  958. #define GT_INTR_MASWRERR 0x00004000 /* (1) */
  959. #define GT_INTR_SLVRDERR 0x00008000 /* (1) */
  960. #define GT_INTR_ADDRERR  0x00010000 /* (1) */
  961. #define GT_INTR_MEMERR 0x00020000
  962. #define GT_INTR_MASABORT 0x00040000 /* (1) */
  963. #define GT_INTR_TARABORT 0x00080000 /* (1) */
  964. #define GT_INTR_RETRYCTR 0x00100000 /* (1) */
  965. #define GT_INTR_PMCINT 0x00200000 /* (1) */
  967. #define GT_INTR_CPUINT_SHF 22
  968. #define GT_INTR_CPUINT_MSK (GT_MSK(4) << GT_CPUINT_SHF)
  970. #define GT_INTR_PCIINT_SHF 26
  971. #define GT_INTR_PCIINT_MSK (GT_MSK(4) << GT_PCIINT_SHF)
  973. #define GT_INTR_CPUINTSUM 0x40000000
  974. #define GT_INTR_PCIINTSUM 0x80000000
  977. /* for SErr0/1* Mask, PCI_0/1 Events: GT_PCI0_SERR0_MASK, GT_PC1_SERR1_MASK */
  979. #define GT_SERR_ADDRERR 0x00000001
  980. #define GT_SERR_MASWRERR 0x00000002
  981. #define GT_SERR_MASRDERR 0x00000004
  982. #define GT_SERR_MEMERR 0x00000008
  983. #define GT_SERR_MASABORT 0x00000010
  984. #define GT_SERR_TARABORT 0x00000020
  987. /* Miscellenous */
  989. #define GT_BANKSIZE_MAX (256 * 1024 * 1024)   /* Max 256MB bank */
  991. /* GT Internal register data must be swapped when CPU is in big-endian mode */
  993. #if (_BYTE_ORDER == _BIG_ENDIAN)
  994. #define GT_SWAP(x) LONGSWAP(x)
  995. #else /* _BYTE_ORDER == _LITTLE_ENDIAN */
  996. #define GT_SWAP(x) (x)
  997. #endif /* _BYTE_ORDER */
  999. #ifdef __cplusplus
  1000. }
  1001. #endif
  1003. #endif /* __INCgt64120ah */