开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
m5206e.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：17k
源码类别：

VxWorks

开发平台：

C/C++

m5206e.h：源码内容
  1. /* m5206e.h - Motorola MCF5206e CPU control registers */
  3. /* Copyright 1994-2001 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01a,05mar01,hjg  Created from m5206.h
  9. */
  11. /*
  12. This file contains I/O addresses and related constants for the MCF5206e
  13. */
  15. #ifndef __INCm5206eh
  16. #define __INCm5206eh
  18. #ifdef __cplusplus
  19. extern "C" {
  20. #endif
  22. /*
  23. Need to use a distinct cast macro in order to not conflict with other
  24. include files.
  25. */
  27. #ifdef _ASMLANGUAGE
  28. #define CAST_M5206E(x)
  29. #else /* _ASMLANGUAGE */
  30. #define CAST_M5206E(x) (x)
  31. #endif /* _ASMLANGUAGE */
  33. /* Size of internal SRAM */
  35. #define M5206E_SRAM_SIZE 8192 /* size of internal SRAM */
  37. /* System Integration Module register addresses */
  39. #define M5206E_SIM_SIMR(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x003))
  40. /* External IP1-7 */
  41. #define M5206E_SIM_ICR1(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x014))
  42. #define M5206E_SIM_ICR2(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x015))
  43. #define M5206E_SIM_ICR3(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x016))
  44. #define M5206E_SIM_ICR4(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x017))
  45. #define M5206E_SIM_ICR5(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x018))
  46. #define M5206E_SIM_ICR6(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x019))
  47. #define M5206E_SIM_ICR7(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x01a))
  48. /* SWT */
  49. #define M5206E_SIM_ICR8(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x01b))
  50. /* Timer 1 INT */
  51. #define M5206E_SIM_ICR9(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x01c))
  52. /* Timer 2 INT */
  53. #define M5206E_SIM_ICR10(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x01d))
  54. /* MBUS interrupt */
  55. #define M5206E_SIM_ICR11(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x01e))
  56. /* UART 1 INT */
  57. #define M5206E_SIM_ICR12(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x01f))
  58. /* UART 2 INT */
  59. #define M5206E_SIM_ICR13(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x020))
  60. /* DMA Channel 0 Interrupt */
  61. #define M5206E_SIM_ICR14(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x021))
  62. /* DMA Channel 1 Interrupt */
  63. #define M5206E_SIM_ICR15(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x022))
  64. /* Interrupt Mask Register */
  65. #define M5206E_SIM_IMR(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x036))
  66. /* Interrupt Pending Register */
  67. #define M5206E_SIM_IPR(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x03a))
  68. /* Reset Status Register */
  69. #define M5206E_SIM_RSR(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x040))
  70. /* System Protection Control Register */
  71. #define M5206E_SIM_SYPCR(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x041))
  72. /* Software Watchdog Interrupt Vector Register */
  73. #define M5206E_SIM_SWIVR(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x042))
  74. /* Software Watchdog Service Register */
  75. #define M5206E_SIM_SWSR(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x043))
  77. /* DRAM */
  78. /* DRAM Controller Refresh */
  79. #define M5206E_DCRR(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x046))
  80. /* DRAM Controller Timing Register */
  81. #define M5206E_DCTR(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x04a))
  82. /* DRAM Controller Address Register - Bank 0 */
  83. #define M5206E_DCAR0(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x04c))
  84. /* DRAM Controller Mask Register - Bank 0 */
  85. #define M5206E_DCMR0(base) (CAST_M5206E(volatile UINT32 *)((base) + 0x050))
  86. /* DRAM Controller Control Register - Bank 0 */
  87. #define M5206E_DCCR0(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x057))
  88. /* DRAM Controller Address Register - Bank 1 */
  89. #define M5206E_DCAR1(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x058))
  90. /* DRAM Controller Mask Register - Bank 1 */
  91. #define M5206E_DCMR1(base) (CAST_M5206E(volatile UINT32 *)((base) + 0x05c))
  92. /* DRAM Controller Control Register - Bank 1 */
  93. #define M5206E_DCCR1(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x063))
  95. /* Chip-Select Address Register - Bank 0 */
  96. #define M5206E_SIM_CSAR0(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x064))
  97. /* Chip-Select Mask Register - Bank 0 */
  98. #define M5206E_SIM_CSMR0(base) (CAST_M5206E(volatile UINT32 *)((base) + 0x068))
  99. /* Chip-Select Control Register - Bank 0 */
  100. #define M5206E_SIM_CSCR0(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x06e))
  101. /* Chip-Select Address Register - Bank 1 */
  102. #define M5206E_SIM_CSAR1(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x070))
  103. /* Chip-Select Mask Register - Bank 1 */
  104. #define M5206E_SIM_CSMR1(base) (CAST_M5206E(volatile UINT32 *)((base) + 0x074))
  105. /* Chip-Select Control Register - Bank 1 */
  106. #define M5206E_SIM_CSCR1(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x07a))
  107. /* Chip-Select Address Register - Bank 2 */
  108. #define M5206E_SIM_CSAR2(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x07c))
  109. /* Chip-Select Mask Register - Bank 2 */
  110. #define M5206E_SIM_CSMR2(base) (CAST_M5206E(volatile UINT32 *)((base) + 0x080))
  111. /* Chip-Select Control Register - Bank 2 */
  112. #define M5206E_SIM_CSCR2(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x086))
  113. /* Chip-Select Address Register - Bank 3 */
  114. #define M5206E_SIM_CSAR3(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x088))
  115. /* Chip-Select Mask Register - Bank 3 */
  116. #define M5206E_SIM_CSMR3(base) (CAST_M5206E(volatile UINT32 *)((base) + 0x08c))
  117. /* Chip-Select Control Register - Bank 3 */
  118. #define M5206E_SIM_CSCR3(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x092))
  119. /* Chip-Select Address Register - Bank 4 */
  120. #define M5206E_SIM_CSAR4(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x094))
  121. /* Chip-Select Mask Register - Bank 4 */
  122. #define M5206E_SIM_CSMR4(base) (CAST_M5206E(volatile UINT32 *)((base) + 0x098))
  123. /* Chip-Select Control Register - Bank 4 */
  124. #define M5206E_SIM_CSCR4(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x09e))
  125. /* Chip-Select Address Register - Bank 5 */
  126. #define M5206E_SIM_CSAR5(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x0a0))
  127. /* Chip-Select Mask Register - Bank 5 */
  128. #define M5206E_SIM_CSMR5(base) (CAST_M5206E(volatile UINT32 *)((base) + 0x0a4))
  129. /* Chip-Select Control Register - Bank 5 */
  130. #define M5206E_SIM_CSCR5(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x0aa))
  131. /* Chip-Select Address Register - Bank 6 */
  132. #define M5206E_SIM_CSAR6(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x0ac))
  133. /* Chip-Select Mask Register - Bank 6 */
  134. #define M5206E_SIM_CSMR6(base) (CAST_M5206E(volatile UINT32 *)((base) + 0x0b0))
  135. /* Chip-Select Control Register - Bank 6 */
  136. #define M5206E_SIM_CSCR6(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x0b6))
  137. /* Chip-Select Address Register - Bank 7 */
  138. #define M5206E_SIM_CSAR7(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x0b8))
  139. /* Chip-Select Mask Register - Bank 7 */
  140. #define M5206E_SIM_CSMR7(base) (CAST_M5206E(volatile UINT32 *)((base) + 0x0bc))
  141. /* Chip-Select Control Register - Bank 7 */
  142. #define M5206E_SIM_CSCR7(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x0c2))
  143. /* Default Memory Control Register */
  144. #define M5206E_SIM_DMCR(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x0c6))
  145. /* Pin Assignment Register */
  146. #define M5206E_SIM_PAR(base) (CAST_M5206E(volatile UINT16 *)((base) + 0x0ca))
  147. /* Port A Data Direction Register */
  148. #define M5206E_SIM_PADDR(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x1c5))
  149. /* Port A Data Register */
  150. #define M5206E_SIM_PADAT(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x1c9))
  152. /* Timers 1 and 2. */
  154. #define M5206E_TIMER_REG(base, offset, timer)
  155. ((base) + ((timer) * 0x20) + (offset))
  157. /* Timer 1/2 Mode Register */
  158. #define M5206E_TIMER_TMR(base, n)
  159. (CAST_M5206E(volatile UINT16 *) M5206E_TIMER_REG(base, 0x100, n))
  160. /* Timer 1/2 Reference Register */
  161. #define M5206E_TIMER_TRR(base, n)
  162. (CAST_M5206E(volatile UINT16 *) M5206E_TIMER_REG(base, 0x104, n))
  163. /* Timer 1/2 Capture Register */
  164. #define M5206E_TIMER_TCR(base, n)
  165. (CAST_M5206E(volatile UINT16 *) M5206E_TIMER_REG(base, 0x108, n))
  166. /* Timer 1/2 Counter */
  167. #define M5206E_TIMER_TCN(base, n)
  168. (CAST_M5206E(volatile UINT16 *) M5206E_TIMER_REG(base, 0x10c, n))
  169. /* Timer 1/2 Event Register */
  170. #define M5206E_TIMER_TER(base, n)
  171. (CAST_M5206E(volatile UINT8  *) M5206E_TIMER_REG(base, 0x111, n))
  173. /* UART 1 & 2 */
  174. #define M5206E_UART_REG(base, offset, chan)
  175. ((base) + (offset) + ((chan) * 0x40))
  177. /* UART 1/2 Mode Registers */
  178. #define M5206E_UART_MR(base, n)
  179. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x140, n))
  180. /* UART 1/2 Status Register */
  181. #define M5206E_UART_SR(base, n)
  182. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x144, n))
  183. /* UART 1/2 Clock-Select Register */
  184. #define M5206E_UART_CSR(base, n)
  185. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x144, n))
  186. /* UART 1/2 Command Register */
  187. #define M5206E_UART_CR(base, n)
  188. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x148, n))
  189. /* UART 1/2 Receive Buffer */
  190. #define M5206E_UART_RB(base, n)
  191. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x14c, n))
  192. /* UART 1/2 Transmit Buffer */
  193. #define M5206E_UART_TB(base, n)
  194. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x14c, n))
  195. /* UART 1/2 Input Port Change Register */
  196. #define M5206E_UART_IPCR(base, n)
  197. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x150, n))
  198. /* UART 1/2 Input Auxilary Control Register */
  199. #define M5206E_UART_ACR(base, n)
  200. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x150, n))
  201. /* UART 1/2 Interrupt Status Register */
  202. #define M5206E_UART_ISR(base, n)
  203. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x154, n))
  204. /* UART 1/2 Interrupt Mask Register */
  205. #define M5206E_UART_IMR(base, n)
  206. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x154, n))
  207. /* UART 1/2 Baud Rate Generator Prescale MSB */
  208. #define M5206E_UART_BG1(base, n)
  209. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x158, n))
  210. /* UART 1/2 Baud Rate Generator Prescale LSB */
  211. #define M5206E_UART_BG2(base, n)
  212. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x15c, n))
  213. /* UART 1/2 Interrupt Vector Register */
  214. #define M5206E_UART_IVR(base, n)
  215. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x170, n))
  216. /* UART 1/2 Interrupt Port Register */
  217. #define M5206E_UART_IP(base, n)
  218. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x174, n))
  219. /* UART 1/2 Output Port Bit Set CMD */
  220. #define M5206E_UART_OP1(base, n)
  221. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x178, n))
  222. /* UART 1/2 Output Port Bit Reset CMD */
  223. #define M5206E_UART_OP2(base, n)
  224. (CAST_M5206E(volatile UINT8 *) M5206E_UART_REG((base), 0x17c, n))
  226. /* MBUS regs */
  227. /* M-Bus Address Register */
  228. #define M5206E_MADR(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x1e0))
  229. /* M-Bus Frequency Divider Register */
  230. #define M5206E_MFDR(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x1e4))
  231. /* M-Bus Control Register */
  232. #define M5206E_MBCR(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x1e8))
  233. /* M-Bus Control Register */
  234. #define M5206E_MBSR(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x1ec))
  235. /* M-Bus Data I/O Register */
  236. #define M5206E_MBDR(base) (CAST_M5206E(volatile UINT8  *)((base) + 0x1f0))
  238. /* DMA 0 & 1 */
  239. #define M5206E_DMA_REG(base, offset, chan)
  240. ((base) + (offset) + ((chan) * 0x40))
  242. /* Source Address Registers */
  243. #define M5206E_DMA_DMASAR(base, n)
  244. (CAST_M5206E(volatile UINT32 *) M5206E_DMA_REG((base), 0x200, n))
  245. /* Destination Address Registers */
  246. #define M5206E_DMA_DMADAR(base, n)
  247. (CAST_M5206E(volatile UINT32 *) M5206E_DMA_REG((base), 0x204, n))
  248. /* DMA Control Registers */
  249. #define M5206E_DMA_DCR(base, n)
  250. (CAST_M5206E(volatile UINT16 *) M5206E_DMA_REG((base), 0x208, n))
  251. /* Byte Count Registers */
  252. #define M5206E_DMA_BCR(base, n)
  253. (CAST_M5206E(volatile UINT16 *) M5206E_DMA_REG((base), 0x20c, n))
  254. /* Status Registers */
  255. #define M5206E_DMA_DSR(base, n)
  256. (CAST_M5206E(volatile UINT8 *)  M5206E_DMA_REG((base), 0x210, n))
  257. /* Interrupt Vector Registers */
  258. #define M5206E_DMA_DIVR(base, n)
  259. (CAST_M5206E(volatile UINT8 *)  M5206E_DMA_REG((base), 0x214, n))
  262. /* SIM Module Configuration Register definitions */
  264. /* ICR - encode bits for ICR_xx registers */
  265. #define M5206E_SIM_ICR_BITS(auto, level, priority)
  266.   ((((auto) & 0x01) << 7)
  267.    | (((level) & 0x07) << 2)
  268.    | ((priority) & 0x03))
  270. /* IMR - Interrupt Mask Register bit definitions */
  271. #define M5206E_IMR_IRQ1 (1 << 1)
  272. #define M5206E_IMR_IRQ2 (1 << 2)
  273. #define M5206E_IMR_IRQ3 (1 << 3)
  274. #define M5206E_IMR_IRQ4 (1 << 4)
  275. #define M5206E_IMR_IRQ5 (1 << 5)
  276. #define M5206E_IMR_IRQ6 (1 << 6)
  277. #define M5206E_IMR_IRQ7 (1 << 7)
  278. #define M5206E_IMR_SWT (1 << 8)
  279. #define M5206E_IMR_TIMER1 (1 << 9)
  280. #define M5206E_IMR_TIMER2 (1 << 10)
  281. #define M5206E_IMR_MBUS (1 << 11)
  282. #define M5206E_IMR_UART1 (1 << 12)
  283. #define M5206E_IMR_UART2 (1 << 13)
  284. #define M5206E_IMR_DMA0 (1 << 14)
  285. #define M5206E_IMR_DMA1 (1 << 15)
  287. /* chip select mask registers */
  288. #define M5206E_CS_CSMR_MASK_64k 0x00000000
  289. #define M5206E_CS_CSMR_MASK_128k 0x00010000
  290. #define M5206E_CS_CSMR_MASK_256k 0x00030000
  291. #define M5206E_CS_CSMR_MASK_512k 0x00070000
  292. #define M5206E_CS_CSMR_MASK_1M 0x000f0000
  293. #define M5206E_CS_CSMR_MASK_2M 0x001f0000
  294. #define M5206E_CS_CSMR_MASK_4M 0x003f0000
  295. #define M5206E_CS_CSMR_MASK_8M 0x007f0000
  296. #define M5206E_CS_CSMR_MASK_16M 0x00ff0000
  297. #define M5206E_CS_CSMR_MASK_32M 0x01ff0000
  298. #define M5206E_CS_CSMR_MASK_64M 0x03ff0000
  299. #define M5206E_CS_CSMR_MASK_128M 0x07ff0000
  300. #define M5206E_CS_CSMR_MASK_256M 0x0fff0000
  301. #define M5206E_CS_CSMR_MASK_512M 0x1fff0000
  302. #define M5206E_CS_CSMR_MASK_1G 0x3fff0000
  303. #define M5206E_CS_CSMR_MASK_2G 0x7fff0000
  304. #define M5206E_CS_CSMR_MASK_4G 0xffff0000
  305. #define M5206E_CS_CSMR_CI (1 << 5)  /* /CS1 only */
  306. #define M5206E_CS_CSMR_SC (1 << 4)
  307. #define M5206E_CS_CSMR_SD (1 << 3)
  308. #define M5206E_CS_CSMR_UC (1 << 2)
  309. #define M5206E_CS_CSMR_UD (1 << 1)
  311. /* chip select control regs (CSCR) & default mem control reg (DMCR) */
  312. #define M5206E_CS_CSCR_WS(n) ((n) << 10) /* wait-states */
  313. #define M5206E_CS_CSCR_WS_15 M5206E_CS_CSCR_WS(15)
  314. #define M5206E_CS_CSCR_WS_14 M5206E_CS_CSCR_WS(14)
  315. #define M5206E_CS_CSCR_WS_13 M5206E_CS_CSCR_WS(13)
  316. #define M5206E_CS_CSCR_WS_12 M5206E_CS_CSCR_WS(12)
  317. #define M5206E_CS_CSCR_WS_11 M5206E_CS_CSCR_WS(11)
  318. #define M5206E_CS_CSCR_WS_10 M5206E_CS_CSCR_WS(10)
  319. #define M5206E_CS_CSCR_WS_9 M5206E_CS_CSCR_WS(9)
  320. #define M5206E_CS_CSCR_WS_8 M5206E_CS_CSCR_WS(8)
  321. #define M5206E_CS_CSCR_WS_7 M5206E_CS_CSCR_WS(7)
  322. #define M5206E_CS_CSCR_WS_6 M5206E_CS_CSCR_WS(6)
  323. #define M5206E_CS_CSCR_WS_5 M5206E_CS_CSCR_WS(5)
  324. #define M5206E_CS_CSCR_WS_4 M5206E_CS_CSCR_WS(4)
  325. #define M5206E_CS_CSCR_WS_3 M5206E_CS_CSCR_WS(3)
  326. #define M5206E_CS_CSCR_WS_2 M5206E_CS_CSCR_WS(2)
  327. #define M5206E_CS_CSCR_WS_1 M5206E_CS_CSCR_WS(1)
  328. #define M5206E_CS_CSCR_WS_0 M5206E_CS_CSCR_WS(0)
  329. #define M5206E_CS_CSCR_BRST (1 << 9) /* allow burst access */
  330. #define M5206E_CS_CSCR_AA (1 << 8) /* auto-acknowledge */
  331. #define M5206E_CS_CSCR_PS_32 (0 << 6) /* 32-bit port size */
  332. #define M5206E_CS_CSCR_PS_8 (1 << 6) /* 8-bit port size */
  333. #define M5206E_CS_CSCR_PS_16 (2 << 6) /* 16-bit port size */
  334. #define M5206E_CS_CSCR_EMAA (1 << 5) /* alternate master auto-ack */
  335. #define M5206E_CS_CSCR_ASET (1 << 4) /* address setup enable */
  336. #define M5206E_CS_CSCR_WRAH (1 << 3) /* write address hold enable */
  337. #define M5206E_CS_CSCR_RDAH (1 << 2) /* read address hold enable */
  338. #define M5206E_CS_CSCR_WR (1 << 1) /* write enable */
  339. #define M5206E_CS_CSCR_RD (1 << 0) /* read enable */
  341. /* DRAM Controller Timing Register (DCTR) */
  342. #define M5206E_DCTR_DAEM (1 << 15) /* drive multiplexed addr */
  343. #define M5206E_DCTR_EDO (1 << 14) /* EDO enable */
  344. #define M5206E_DCTR_RCD (1 << 12) /* RAS-to-CAS delay */
  345. #define M5206E_DCTR_RSH1 (1 << 10) /* RAS hold time */
  346. #define M5206E_DCTR_RSH0 (1 << 9) /* RAS hold time */
  347. #define M5206E_DCTR_RP1 (1 << 6) /* RAS precharge time */
  348. #define M5206E_DCTR_RP0 (1 << 5) /* RAS prechange time */
  349. #define M5206E_DCTR_CAS (1 << 3) /* CAS time */
  350. #define M5206E_DCTR_CP (1 << 1) /* CAS precharge time */
  351. #define M5206E_DCTR_CSR (1 << 0) /* CAS setup time */
  353. /* dram controller mask registers */
  354. #define M5206E_DCMR_MASK_128k 0x00000000
  355. #define M5206E_DCMR_MASK_256k 0x00020000
  356. #define M5206E_DCMR_MASK_512k 0x00060000
  357. #define M5206E_DCMR_MASK_1M 0x000e0000
  358. #define M5206E_DCMR_MASK_2M 0x001e0000
  359. #define M5206E_DCMR_MASK_4M 0x003e0000
  360. #define M5206E_DCMR_MASK_8M 0x007e0000
  361. #define M5206E_DCMR_MASK_16M 0x00fe0000
  362. #define M5206E_DCMR_MASK_32M 0x01fe0000
  363. #define M5206E_DCMR_MASK_64M 0x03fe0000
  364. #define M5206E_DCMR_MASK_128M 0x07fe0000
  365. #define M5206E_DCMR_MASK_256M 0x0ffe0000
  366. #define M5206E_DCMR_MASK_512M 0x1ffe0000
  367. #define M5206E_DCMR_MASK_1G 0x3ffe0000
  368. #define M5206E_DCMR_MASK_2G 0x7ffe0000
  369. #define M5206E_DCMR_MASK_4G 0xfffe0000
  370. #define M5206E_DCMR_SC (1 << 4)
  371. #define M5206E_DCMR_SD (1 << 3)
  372. #define M5206E_DCMR_UC (1 << 2)
  373. #define M5206E_DCMR_UD (1 << 1)
  375. /* DRAM Controller Control Register */
  376. #define M5206E_DCCR_PS_32 (0 << 6) /* 32-bit port size */
  377. #define M5206E_DCCR_PS_8 (1 << 6) /* 8-bit port size */
  378. #define M5206E_DCCR_PS_16 (3 << 6) /* 16-bit port size */
  379. #define M5206E_DCCR_BPS_512B (0 << 4) /* 512byte bank page size */
  380. #define M5206E_DCCR_BPS_1K (1 << 4) /* 1Kb bank page size */
  381. #define M5206E_DCCR_BPS_2K (2 << 4) /* 2Kb bank page size */
  382. #define M5206E_DCCR_MODE_NORMAL (0 << 2) /* normal page mode */
  383. #define M5206E_DCCR_MODE_BURST (1 << 2) /* burst page mode */
  384. #define M5206E_DCCR_MODE_FAST (3 << 2) /* fast page mode */
  385. #define M5206E_DCCR_WR (1 << 1) /* Signal on write xfer */
  386. #define M5206E_DCCR_RD (1 << 0) /* Signal on read xfer */
  388. #ifdef __cplusplus
  389. }
  390. #endif
  392. #endif /* __INCm5206eh */