开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
mpc107.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：18k
源码类别：

VxWorks

开发平台：

C/C++

mpc107.h：源码内容
  1. /* mpc107.h - MPC107 General Configuration registers   */
  3. /* Copyright 1984-2000 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01c,15sep01,dat  Gnu-diab, use of WRS_ASM macro
  9. 01b,11sep00,rcs  Add MCP107_DELTA macro
  10. 01a,23may00,bri written
  11. */
  13. #ifndef __INCmpc107h
  14. #define __INCmpc107h
  16. #ifdef __cplusplus
  17. extern "C" {
  18. #endif
  20. /* defines */
  22. /* MPC107 device and vendor ID's */
  24. #define MPC107_VEN_ID 0x1057      /* Motorola Vendor ID */
  25. #define MPC107_DEV_ID 0x0003      /* MPC107 Device ID */
  26. #define MPC107_DEV_VEN_ID    0x00031057   /* (DevId << 16) + VenId */
  28. /* MPC107 configuration adrs and data register for map A & B */
  30. #define MPC107_CFG_ADDR_PREP 0x80000cf8   /* MPC107 cfg reg map A */
  31. #define MPC107_CFG_DATA_PREP 0x80000cfc   /* MPC107 cfg data map A */
  32. #define MPC107_CFG_ADDR_CHRP 0xfec00000   /* MPC107 cfg reg map B */
  33. #define MPC107_CFG_DATA_CHRP 0xfee00000   /* MPC107 cfg data map B */
  34. #define MPC107_PICR1_MAPB 0x0        /* PICR1 bit 16 map B */
  35. #define MPC107_PICR1_MAPA 0x1          /* PICR1 bit 16 map A */
  37. /* MPC107 indirect configuration registers */
  39. #define MPC107_CFG_BASE 0x80000000   /* Base adrs of cfg regs */
  40. #define MPC107_CFG_BASE_16  0x8000      /* MPC107_CFG_BASE >> 16 */
  41. #define MPC107_PCICMD_ADRS (MPC107_CFG_BASE + 0x04) /* PCI Cmd reg */
  42. #define MPC107_PCISTAT_ADRS (MPC107_CFG_BASE + 0x06) /* PCI status reg */
  43. #define MPC107_PCIREVID_ADRS (MPC107_CFG_BASE + 0x08) /* PCI RevId reg */
  44. #define MPC107_PCISTDPROG_ADRS (MPC107_CFG_BASE + 0x09) /* PCI Standard */
  45.                                                          /* Program Interface */
  46. #define MPC107_PCISUBCLAS_ADRS (MPC107_CFG_BASE + 0x0a) /* PCI SubClass reg */
  47. #define MPC107_PCIBASECLAS_ADRS (MPC107_CFG_BASE + 0x0b) /* PCI BaseClas reg */
  48. #define MPC107_PCICACHLINE_ADRS (MPC107_CFG_BASE + 0x0c) /* PCI Cache Line */
  49.                                                          /* Size reg */
  50. #define MPC107_PCIHEADER_ADRS (MPC107_CFG_BASE + 0x0d) /* PCI Head Typ reg */
  51. #define MPC107_PCIBIST_ADRS (MPC107_CFG_BASE + 0x0e) /* PCI BIST reg */
  52. #define MPC107_LOCMEMBAR_ADRS (MPC107_CFG_BASE + 0x10) /* Local Memory Base */
  53.                                                          /* Address Register */
  54. #define MPC107_PCSRBAR_ADRS (MPC107_CFG_BASE + 0x14) /* Peripheral Cont */
  55.                                                          /* & Status Register */
  56.                                                          /* Base Address Reg */
  57. #define MPC107_PCIINTLINE_ADRS (MPC107_CFG_BASE + 0x3c) /* PCI Int Line reg */
  58. #define MPC107_PCIINTPIN_ADRS (MPC107_CFG_BASE + 0x3d) /* PCI Int Pin reg */
  59. #define MPC107_PCIMINGNT_ADRS (MPC107_CFG_BASE + 0x3e) /* PCI Min Gran reg */
  60. #define MPC107_PCIMAXLAT_ADRS (MPC107_CFG_BASE + 0x3f) /* PCI Max Lat reg */
  61. #define MPC107_PCIARBCONT_ADRS (MPC107_CFG_BASE + 0x46) /* PCI Arb Cont reg */
  62. #define MPC107_PMCR1_ADRS (MPC107_CFG_BASE + 0x70) /* Power Management */
  63.                                                          /* Config Reg-1 */
  64. #define MPC107_PMCR2_ADRS (MPC107_CFG_BASE + 0x72) /* Power Management */
  65.                                                          /* Config Reg-2 */
  66. #define MPC107_ODCR_ADRS (MPC107_CFG_BASE + 0x73) /* out driver reg */
  67. #define MPC107_CDCR_ADRS (MPC107_CFG_BASE + 0x74) /* Clk Driv Cnt reg */
  68. #define MPC107_MIOCR_ADRS (MPC107_CFG_BASE + 0x76) /* Misc i/o Cnt reg */
  69. #define MPC107_EUMBBAR_ADRS (MPC107_CFG_BASE + 0x78) /* Embedded Utilitie */
  70.                                                          /* Memory Block Base */
  71.                                                          /* address */
  72. #define MPC107_MSAR1_ADRS (MPC107_CFG_BASE + 0x80) /* MSAR1 */
  73. #define MPC107_XMSAR1_ADRS (MPC107_CFG_BASE + 0x88) /* XMSAR1 */
  74. #define MPC107_MEAR1_ADRS (MPC107_CFG_BASE + 0x90) /* MEAR1 */
  75. #define MPC107_XMEAR1_ADRS (MPC107_CFG_BASE + 0x98) /* XMEAR1 */
  76. #define MPC107_MSAR2_ADRS   (MPC107_CFG_BASE + 0x84) /* MSAR2 */
  77. #define MPC107_XMSAR2_ADRS (MPC107_CFG_BASE + 0x8c) /* XMSAR2 */
  78. #define MPC107_MEAR2_ADRS (MPC107_CFG_BASE + 0x94) /* MEAR2 */
  79. #define MPC107_XMEAR2_ADRS (MPC107_CFG_BASE + 0x9c) /* XMEAR2 */
  80. #define MPC107_MBER_ADRS (MPC107_CFG_BASE + 0xa0) /* MBER */
  81. #define MPC107_MPMR_ADRS (MPC107_CFG_BASE + 0xa3) /* Page mode reg */
  82. #define MPC107_PICR1_ADRS    (MPC107_CFG_BASE + 0xa8) /* PICR1 adrs */
  83. #define MPC107_PICR2_ADRS    (MPC107_CFG_BASE + 0xac) /* PICR2 adrs */
  85. /* MPC107 Diagnostic Registers */
  87. #define MPC107_DIAGS_BASE (EUMB_BASE + 0x80000)
  88. #define MCP107_MDP_ERR_INJ_MASK_DH  0xF_F000 /* Data High Err Inject Msk */
  89. #define MCP107_MDP_ERR_INJ_MASK_DL  0xF_F004 /* Data Low Err Inject Msk */
  90. #define MCP107_MDP_ERR_INJ_MASK_PAR 0xF_F008 /* Data Par Err Inject Msk */
  91. #define MCP107_MDP_ERR_CAP_MON_DH  0xF_F00c /* Data High Err Capture Mon */
  92. #define MCP107_MDP_ERR_CAP_MON_DL  0xF_F010 /* Data Low Err Capture Mon */
  93. #define MCP107_MDP_ERR_CAP_MON_PAR 0xF_F014 /* Data Par Err Capture Mon */
  96. #define MPC107_PICR1_ADRSMAP_MSK 0x00010000 /* Mask to determine address Map */
  97.     /* PREP or CHRP */
  98. #define MPC107_ECCSBEC_ADRS  (MPC107_CFG_BASE + 0xb8) /* ECC single Bit */
  99.                                                       /* error count Reg */
  100. #define MPC107_ECCSBETR_ADRS (MPC107_CFG_BASE + 0xb9) /* ECC single Bit */
  101.                                                       /* error trig Reg */
  102. #define MPC107_ERRENR1_ADRS  (MPC107_CFG_BASE + 0xc0) /* Err Enable Reg-1 */
  103. #define MPC107_ERRDR1_ADRS   (MPC107_CFG_BASE + 0xc1) /* Err Detect Reg-1 */
  104. #define MPC107_PBSES_ADRS    (MPC107_CFG_BASE + 0xc3) /* Processor Err Bus */
  105. #define MPC107_ERRENR2_ADRS  (MPC107_CFG_BASE + 0xc4) /* Err Enable reg-2 */
  106. #define MPC107_ERRDR2_ADRS   (MPC107_CFG_BASE + 0xc5) /* Err Detect Reg-2 */
  107. #define MPC107_PCIBES_ADRS   (MPC107_CFG_BASE + 0xc7) /* PCI Bus/Stat Err */
  108. #define MPC107_PPCIEAR_ADRS  (MPC107_CFG_BASE + 0xc8) /* Processor/PCI Bus */
  109.                                                       /* Error address Reg */
  110. #define MPC107_ADMBO_ADRS    (MPC107_CFG_BASE + 0xe0) /* Addr Map B Opt */
  111. #define MPC107_MCCR1_ADRS    (MPC107_CFG_BASE + 0xf0) /* MCCR1 */
  112. #define MPC107_MCCR2_ADRS    (MPC107_CFG_BASE + 0xf4) /* MCCR2 */
  113. #define MPC107_MCCR3_ADRS    (MPC107_CFG_BASE + 0xf8) /* MCCR3 */
  114. #define MPC107_MCCR4_ADRS    (MPC107_CFG_BASE + 0xfc) /* MCCR4 */
  117. /* MPC107 Latency Timer register */
  119. #define MPC107_LAT_MAX_HOLD 0xf8      /* max PCI clocks for bus hold */
  120. #define MPC107_LAT_MIN_LAT 0x07      /* min latency timer value */
  122. /* MPC107 - PCI arbiter control Register */
  124. #define MPC107_PAC_IAE 0x00008000 /* internal arbiter enabled */
  125. #define MPC107_PAC_PARK_MASK    0x00006000 /* park mode control mask */
  126. #define MPC107_PAC_PARK_LAST    0x00000000 /* park mode cntrl, last device */
  127. #define MPC107_PAC_PARK_REQ0    0x00002000 /* park mode using REQ0/GNT0) */
  128. #define MPC107_PAC_PARK_MPC107  0x00004000 /* park mode control (MPC107) */
  129. #define MPC107_PAC_RPCC         0x00000400 /* retry PCI configuration cycle */
  130. #define MPC107_PAC_PPRI_LVL     0x00000080 /* MPC107 priority level: 1=high */
  131. #define MPC107_PAC_EDPL_MASK    0x0000000f /* ext dev priority lvl mask */
  132. #define MPC107_PAC_EDPL_REQ0    0x00000008 /* ext dev pty lvl REQ3/GNT3 */
  133. #define MPC107_PAC_EDPL_REQ1    0x00000004 /* ext dev pty lvl REQ2/GNT2 */
  134. #define MPC107_PAC_EDPL_REQ2    0x00000002 /* ext dev pty lvl REQ1/GNT1 */
  135. #define MPC107_PAC_EDPL_REQ3    0x00000001 /* ext dev pty lvl REQ0/GNT0 */
  137. /* MPC107 - power management configuration #1 Register */
  139. #define MPC107_PMC1_NO_NAP_MSG    0x00008000 /* no message before nap */
  140. #define MPC107_PMC1_NO_SLEEP_MSG  0x00004000 /* no message before sleep */
  141. #define MPC107_PMC1_LP_REF_EN     0x00001000 /* rfrsh enbl in low pwr mode */
  142. #define MPC107_PMC1_SUSP_QACK     0x00000400 /* QACK_ enable */
  143. #define MPC107_PMC1_PM            0x00000080 /* power mananagement enable */
  144. #define MPC107_PMC1_DOZE          0x00000020 /* doze mode */
  145. #define MPC107_PMC1_NAP           0x00000010 /* nap mode */
  146. #define MPC107_PMC1_SLEEP         0x00000008 /* sleep mode */
  147. #define MPC107_PMC1_CKO_MODE_MASK 0x00000006 /* clock output mode - mask */
  148. #define MPC107_PMC1_CKO_MODE_D    0x00000000 /* clk output mode - disable */
  149. #define MPC107_PMC1_CKO_MODE_S    0x00000002 /* clk out mode - system clk */
  150. #define MPC107_PMC1_CKO_MODE_1H   0x00000004 /* clk out mode - 1/2 PCI rate */
  151. #define MPC107_PMC1_CKO_MODE_P    0x00000006 /* clk out mode - PCI rate */
  152. #define MPC107_PMC1_CKO_SEL       0x00000001 /* clk out mode select */
  154. /* MPC107 - power management configuration #2 Register */
  156. #define MPC107_PMC2_DLL_EXTEND    0x00000080 /* extend DLL by a half clock */
  157. #define MPC107_PMC2_PCI_OHD_MASK  0x00000070 /* PCI out hold delay (mask) */
  158. #define MPC107_PMC2_PCI_OHD_SHIFT 4          /* PCI out hold delay (shift) */
  159. #define MPC107_PMC2_SLEEP         0x00000004 /* get PLL when exiting sleep */
  160. #define MPC107_PMC2_SUSPEND       0x00000002 /* get PLL when exiting suspend*/
  161. #define MPC107_PMC2_SHARED_MCP    0x00000001 /* disable MCP assertion */
  163. /* MPC107 - output driver control Register */
  165. #define MPC107_ODC_DRV_PCI           0x00000080 /* PCI drive: 0=hi, 1=med */
  166. #define MPC107_ODC_DRV_STD           0x00000040 /* STD drive: 0=hi, 1=med */
  167. #define MPC107_ODC_DRV_MEM_CTRL_MASK 0x00000030 /* mem ctrl drive: mask */
  168. #define MPC107_ODC_DRV_MEM_CTRL_40   0x00000000 /* mem ctrl drive: 40-ohms */
  169. #define MPC107_ODC_DRV_MEM_CTRL_20   0x00000010 /* mem ctrl drive: 20-ohms */
  170. #define MPC107_ODC_DRV_MEM_CTRL_13_3 0x00000020 /* mem ctrl drive: 13.3-ohms */
  171. #define MPC107_ODC_DRV_MEM_CTRL_8    0x00000030 /* mem ctrl drive: 8-ohms */
  172. #define MPC107_ODC_DRV_PCI_CLK_MASK  0x0000000c /* PCI clock drive: mask */
  173. #define MPC107_ODC_DRV_PCI_CLK_40    0x00000000 /* PCI clock drive: 40-ohms */
  174. #define MPC107_ODC_DRV_PCI_CLK_20    0x00000004 /* PCI clock drive: 20-ohms */
  175. #define MPC107_ODC_DRV_PCI_CLK_13_3  0x00000008 /* PCI clock drive: 13.3-ohms */
  176. #define MPC107_ODC_DRV_PCI_CLK_8     0x0000000c /* PCI clock drive: 8-ohms */
  177. #define MPC107_ODC_DRV_MEM_CLK_MASK  0x00000003 /* mem clock drive: mask */
  178. #define MPC107_ODC_DRV_MEM_CLK_40    0x00000000 /* mem clock drive: 40-ohms */
  179. #define MPC107_ODC_DRV_MEM_CLK_20    0x00000001 /* mem clock drive: 20-ohms */
  180. #define MPC107_ODC_DRV_MEM_CLK_13_3  0x00000002 /* mem clock drive: 13.3-ohms */
  181. #define MPC107_ODC_DRV_MEM_CLK_8     0x00000003 /* mem clock drive: 8-ohms */
  183. /* MPC107 - clock driver control Register */
  185. #define MPC107_CDC_PCI_CLK_0        0x00004000  /* PCI_CLK(0) disable */
  186. #define MPC107_CDC_PCI_CLK_1        0x00002000  /* PCI_CLK(1) disable */
  187. #define MPC107_CDC_PCI_CLK_2        0x00001000  /* PCI_CLK(2) disable */
  188. #define MPC107_CDC_PCI_CLK_3        0x00000800  /* PCI_CLK(3) disable */
  189. #define MPC107_CDC_PCI_CLK_4        0x00000400  /* PCI_CLK(4) disable */
  190. #define MPC107_CDC_SDRAM_CLK_0      0x00000040  /* SDRAM_CLK(0) disable */
  191. #define MPC107_CDC_SDRAM_CLK_1      0x00000020  /* SDRAM_CLK(1) disable */
  192. #define MPC107_CDC_SDRAM_CLK_2      0x00000010  /* SDRAM_CLK(2) disable */
  193. #define MPC107_CDC_SDRAM_CLK_3      0x00000008  /* SDRAM_CLK(3) disable */
  195. /* MPC107 - processor interface configuration #1 Register */
  197. #define MPC107_PIC1_CF_BREAD_WS_MASK  0x00c00000 /* wait states mask */
  198. #define MPC107_PIC1_CF_BREAD_WS_SHIFT 22         /* wait states shift */
  199. #define MPC107_PIC1_RCS0              0x00100000 /* ROM location */
  200. #define MPC107_PIC1_PROC_TYPE_MASK    0x00060000 /* processor type mask */
  201. #define MPC107_PIC1_PROC_TYPE_SHIFT   17         /* processor type shift */
  202. #define MPC107_PIC1_ADDRESS_MAP       0x00010000 /* address map */
  203. #define MPC107_PIC1_FLASH_WR_EN       0x00001000 /* FLASH write enable */
  204. #define MPC107_PIC1_MCP_EN            0x00000800 /* machine check enable */
  205. #define MPC107_PIC1_CF_DPARK          0x00000200 /* processor data bus park */
  206. #define MPC107_PIC1_STORE_GATHER      0x00000040 /* store gathering enable */
  207. #define MPC107_PIC1_ENDIAN_MODE       0x00000020 /* endian mode */
  208. #define MPC107_PIC1_CF_LOOP_SNOOP     0x00000010 /* PCI-to-mem snoop loop en */
  209. #define MPC107_PIC1_CF_APARK          0x00000008 /* processor addr bus park */
  210. #define MPC107_PIC1_SPECULATIVE       0x00000004 /* speculative PCI from */
  211.                                              /* memory read enable */
  213. /* MPC107 - processor interface configuration #2 Register */
  215. #define MPC107_PIC2_NO_SER_ON_CFG  0x20000000 /* disable PCI serialization */
  216. #define MPC107_PIC2_NO_SNOOP_EN    0x08000000 /* disable PCI snoop */
  217. #define MPC107_PIC2_CF_FF0_LOCAL   0x04000000 /* ROM PCI address map */
  218. #define MPC107_PIC2_FLSH_WR_LCK_EN 0x02000000 /* disable FLASH writes */
  219. #define MPC107_PIC2_CF_SNOOP_WS_M  0x00c00000 /* snoop addr phase wait state*/
  220. #define MPC107_PIC2_CF_SNOOP_WS_S  18         /* snoop addr wait shift */
  221. #define MPC107_PIC2_CF_APHASE_WS_M 0x0000000c /* proc addr phase wait states*/
  222. #define MPC107_PIC2_CF_APHASE_WS_S 2          /* proc addr phase wait shift */
  224. /* MPC107 - emulation support */
  226. #define MPC107_ES_CPU_FD_ALIAS_EN  0x00000080 /* forward FDxxxxxx to PCI */
  227. #define MPC107_ES_PCI_FD_ALIAS_EN  0x00000040 /* forward FDxxxxxx to CPU */
  228. #define MPC107_ES_DLL_RESET    0x00000020 /* reset the DLL */
  229. #define MPC107_ES_PCI_COMPAT_HOLE  0x00000008 /* PCI compatibil hole enable */
  230. #define MPC107_ES_PROC_COMPAT_HOLE 0x00000004 /* proc compatibility hole en */
  232. /* MPC107 - error enable #1 Register */
  234. #define MPC107_EE1_PCI_TARG_ABORT   0x00000080  /* PCI target abort */
  235. #define MPC107_EE1_PCI_PERR_SLAVE   0x00000040  /* PCI slace PERR */
  236. #define MPC107_EE1_MEM_SELECT       0x00000020  /* memory select */
  237. #define MPC107_EE1_MEM_REFRESH      0x00000010  /* memory refresh overflow */
  238. #define MPC107_EE1_PCI_PERR_MSTR    0x00000008  /* PCI master PERR */
  239. #define MPC107_EE1_MEM_READ_PARITY  0x00000004  /* memory read parity */
  240. #define MPC107_EE1_PCI_MSTR_ABORT   0x00000002  /* PCI master abort */
  241. #define MPC107_EE1_LOCAL_BUS_ERROR  0x00000001  /* local bus error */
  243. /* MPC107 - error detection #1 Register */
  245. #define MPC107_ED1_SERR            0x00000080 /* SERR_ received */
  246. #define MPC107_ED1_PCI_PERR_SLAVE  0x00000040 /* PCI slace PERR */
  247. #define MPC107_ED1_MEM_SELECT      0x00000020 /* memory select */
  248. #define MPC107_ED1_MEM_REFRESH     0x00000010 /* memory refresh overflow */
  249. #define MPC107_ED1_CYCLE_SPACE     0x00000008 /* cycle type: 0=local, 1=PCI */
  250. #define MPC107_ED1_MEM_READ_PARITY 0x00000004 /* memory read parity */
  251. #define MPC107_ED1_ULBC_MASK       0x00000003 /* unsupported local bus */
  252.       /* cycle mask */
  253. #define MPC107_ED1_ULBC_NO_ERROR   0x00000000 /* no error detected */
  254. #define MPC107_ED1_ULBC_UTA        0x00000001 /* unsupported transfer */
  255.       /* attributes */
  257. /* MPC107 - CPU Bus Error Status Register */
  259. #define MPC107_CPU_BUS_ERR_TT_MASK    0x000000f8
  260. #define MPC107_CPU_BUS_ERR_TSIZ_MASK  0x00000007
  262. /* MPC107 - error enable #2 */
  264. #define MPC107_EE2_PCI_ADRS_PARITY  0x00000080 /* PCI address parity error */
  265. #define MPC107_EE2_ECC_MULTIBIT     0x00000008 /* ECC multi-bit error */
  266. #define MPC107_EE2_60X_MEM_WRITE_P  0x00000004 /* 60X mem write parity error */
  267. #define MPC107_EE2_FLASH_ROM_WRITE  0x00000001 /* Flash ROM write error */
  269. /* MPC107 - error detection #2 Register */
  271. #define MPC107_ED2_IEA              0x00000080 /* invalid error address */
  272. #define MPC107_ED2_ECC_MULTIBIT     0x00000008 /* ECC multi-bit error */
  273. #define MPC107_ED2_60X_MEM_WRITE_P  0x00000004 /* 60X mem write parity error */
  274. #define MPC107_ED2_FLASH_ROM_WRITE  0x00000001 /* Flash ROM write error */
  276. /* MCP107 - PCI Bus Error Status Register */
  278. #define MPC107_CPU_BUS_TARGET      0x00000010 /* 1=bus target,0=bus master */
  279. #define MPC107_CPU_BUS_ERR_C_BE_MASK 0x0000000f /* Bus Error Status mask */
  282. /* Address MAP B Options register */
  284. #define MPC107_ADMBO_PROC_HOLE   0x00000004 /* Processor compatability hole */
  285. #define MPC107_ADMBO_PCI_HOLE   0x00000008 /* PCI compatabilty hole */
  286. #define MPC107_ADMBO_PCI_ALIAS   0x00000040 /* PCI alias */
  287. #define MPC107_ADMBO_CPU_ALIAS   0x00000080 /* CPU alias */
  289. #define MPC107_ADMBO_DEFAULT  0x0
  292. /* Default Settings & values  for MPC107 Registers */
  294. #define MPC107_PCICMD_DEFAULT 0x00000006  /* PCI COMMAND Default value */
  295. #define MPC107_PICR1_DEFAULT    0xff041a18  /* PICR1  setting Flash */
  296.                                             /* writing Enabled */
  297. #define MPC107_PICR2_DEFAULT    0x04040000  /* PICR2  setting with Write */
  298.                                             /* Operations to Flash Enabled */
  299. #define MPC107_FLASH_WRITE_BIT (0x1 << 12) /* Flash Write Enable Bit */
  301. /* PPC Decrementer - used as vxWorks system clock */
  303. #define MPC107_DELTA(a,b)              (abs((int)a - (int)b))
  305. /* High and low words of bit-mask of read-only bits in PICR1 */
  307. #define MPC107_PICR1_ROBITS_16    0x0011    /* Mask of Readonly bits */
  308. #define MPC107_PICR1_ROBITS_00    0x0000    /* Mask of Readonly bits */
  309. #define MPC107_EUMBBAR_VAL 0x80500000  /* Base address of EUMBBAR Reg */
  311. #define MPC107_PCSRBAR_VAL 0x80500000  /* Base addr of PCRBARVAL Reg */
  313. #define MPC107_ODCR_DATA  0xff        /* default ODCR data */
  315. #define MPC107_DEFAULT_BUS_CLOCK 33000000    /* 33 Mhz */
  316. #define MPC107_DEFAULT_TIMER_CLOCK 33000000/8  /* 33Mhz /8 */
  318. #ifndef SYNC
  319. # define SYNC   WRS_ASM ("sync") 
  320. #endif  /* SYNC */
  323. /* Swap of four bytes : ABCD becomes DCBA */
  325. #define MPC107LONGSWAP(x) LONGSWAP(x)
  327. /* Swap of two bytes : AB becomes BA */
  329. #define MPC107WORDSWAP(x) WORDSWAP(x)
  331. /* Macro to read Data from a register in EUMBBAR space */
  333. #define MPC107EUMBBARREAD(regNum)    MPC107LONGSWAP(*(ULONG *) 
  334.                                           (MPC107_EUMBBAR_VAL + regNum))
  336. /* Macro to write Data to a register in EUMBBAR space */
  338. #define MPC107EUMBBARWRITE(regNum,regVal) 
  339.              *(ULONG *)(MPC107_EUMBBAR_VAL + regNum) = MPC107LONGSWAP(regVal)
  341. /* Macro to read Data from a register in PCSRBAR space */
  343. #define  MPC107EUMBBARREAD(regNum)    MPC107LONGSWAP(*(ULONG *) 
  344.                                                  (MPC107_EUMBBAR_VAL + regNum))
  346. /* Macro to write Data to a register in PCSRBAR space */
  348. #define MPC107PCSRBARWRITE(regNum,regVal)  
  349.              *(ULONG *) (PCSRBAR_VAL + regNum) = MPC107LONGSWAP(regVal)
  351. #ifdef __cplusplus
  352. }
  353. #endif
  355. #endif /* __INCmpc107h */