开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
nvr4131.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：16k
源码类别：

VxWorks

开发平台：

C/C++

nvr4131.h：源码内容
  1. /* nvr4131.h - NEC NVR4131 header file */
  3. /* Copyright 2002 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01c,20jun02,sru  Added constants for cache control (SPR 78924).
  9. 01b,12mar02,sru  added VR4131_PCICLKSEL_DIV_3 and VR4131_PCIDMACTRLREG.
  10. 01a,10oct01,sru  created, based upon nvr4122.h
  11. */
  13. /*
  14. DESCRIPTION
  15. This file contains constants for the NEC Vr4131.  Register address
  16. definitions for the various subsystems are provided, and some (but
  17. not all) register field definitions are provided.
  18. */
  20. #ifndef __INCnvr4131h
  21. #define __INCnvr4131h
  23. #include "vxWorks.h"
  25. #ifdef __cplusplus
  26. extern "C" {
  27. #endif
  29. /* VR4131 cache sizes */
  31. #define VR4131_ICACHE_SIZE 16384
  32. #define VR4131_DCACHE_SIZE 16384
  34. /* VR4131 cache line configuration (config bits in C0_CONFIG) */
  36. #define VR4131_ICACHE_LINE_32_MASK   (1 << 5)
  37. #define VR4131_DCACHE_LINE_32_MASK   (1 << 4)
  38. #define VR4131_CACHE_LINE_SIZE_16 16
  39. #define VR4131_CACHE_LINE_SIZE_32 32
  41. /* VR4131 register definitions. */
  43. #define VR4131_REG_BASE   (0x0f000000+K1BASE)
  45. #ifdef _ASMLANGUAGE
  46. #define VR4131_REG32(reg) (VR4131_REG_BASE + (reg))
  47. #define VR4131_REG16(reg) (VR4131_REG_BASE + (reg))
  48. #define VR4131_REG8(reg) (VR4131_REG_BASE + (reg))
  49. #else
  50. #define VR4131_REG32(reg) ((volatile UINT32 *)(VR4131_REG_BASE + (reg)))
  51. #define VR4131_REG16(reg) ((volatile UINT16 *)(VR4131_REG_BASE + (reg)))
  52. #define VR4131_REG8(reg) ((volatile UINT8 *)(VR4131_REG_BASE + (reg)))
  53. #endif /* _ASMLANGUAGE */
  55. /* BCU registers */
  57. #define VR4131_BCUCNTREG1 VR4131_REG16(0x00)
  58. #define VR4131_ROMSIZEREG VR4131_REG16(0x04)
  59. #define VR4131_ROMSPEEDREG VR4131_REG16(0x06)
  60. #define VR4131_IO0SPEEDREG VR4131_REG16(0x08)
  61. #define VR4131_IO1SPEEDREG VR4131_REG16(0x0a)
  62. #define VR4131_REVIDREG VR4131_REG16(0x10)
  63. #define VR4131_CLKSPEEDREG VR4131_REG16(0x14)
  64. #define VR4131_BCUCNTREG3 VR4131_REG16(0x16)
  65. #define VR4131_BCUCACHECNTREG VR4131_REG16(0x18)
  68. /* BCUCNTREG1 bit definitions */
  70. #define VR4131_PAGESIZE 0x3000
  71. #define VR4131_PAGEROM2 0x0400
  72. #define VR4131_PAGEROM0 0x0100
  73. #define VR4131_ROMWEN2 0x0040
  74. #define VR4131_ROMWEN0 0x0010
  76. /* DMAAU registers */
  78. #define VR4131_CSIIBALREG VR4131_REG16(0x20)
  79. #define VR4131_CSIIBAHREG VR4131_REG16(0x22)
  80. #define VR4131_CSIIALREG VR4131_REG16(0x24)
  81. #define VR4131_CSIIAHREG VR4131_REG16(0x26)
  82. #define VR4131_CSIOBALREG VR4131_REG16(0x28)
  83. #define VR4131_CSIOBAHREG VR4131_REG16(0x2a)
  84. #define VR4131_CSIOALREG VR4131_REG16(0x2c)
  85. #define VR4131_CSIOAHREG VR4131_REG16(0x2e)
  86. #define VR4131_FIRBALREG VR4131_REG16(0x30)
  87. #define VR4131_FIRBAHREG VR4131_REG16(0x32)
  88. #define VR4131_FIRALREG VR4131_REG16(0x34)
  89. #define VR4131_FIRAHREG VR4131_REG16(0x36)
  90. #define VR4131_RAMBALREG VR4131_REG16(0x1e0)
  91. #define VR4131_RAMBAHREG VR4131_REG16(0x1e2)
  92. #define VR4131_RAMALREG VR4131_REG16(0x1e4)
  93. #define VR4131_RAMAHREG VR4131_REG16(0x1e6)
  94. #define VR4131_IOBALREG VR4131_REG16(0x1e8)
  95. #define VR4131_IOBAHREG VR4131_REG16(0x1ea)
  96. #define VR4131_IOALREG VR4131_REG16(0x1ec)
  97. #define VR4131_IOAHREG VR4131_REG16(0x1ee)
  99. /* DCU registers */
  101. #define VR4131_DMARSTREG VR4131_REG16(0x40)
  102. #define VR4131_DMAIDLEREG VR4131_REG16(0x42)
  103. #define VR4131_DMASENREG VR4131_REG16(0x44)
  104. #define VR4131_DMAMSKREG VR4131_REG16(0x46)
  105. #define VR4131_DMAREQREG VR4131_REG16(0x48)
  106. #define VR4131_TDREG VR4131_REG16(0x4a)
  107. #define VR4131_DMAABITREG VR4131_REG16(0x4c)
  108. #define VR4131_CONTROLREG VR4131_REG16(0x4e)
  109. #define VR4131_BASSCNTLREG VR4131_REG16(0x50)
  110. #define VR4131_BASSCNTHREG VR4131_REG16(0x52)
  111. #define VR4131_CURRENTCNTLREG VR4131_REG16(0x54)
  112. #define VR4131_CURRENTCNTHREG VR4131_REG16(0x56)
  113. #define VR4131_TCINTR VR4131_REG16(0x58)
  115. /* DMA mask bit definitions */
  117. #define  VR4131_DMAMSKAIOR 0x0008
  118. #define  VR4131_DMAMSKCOUT 0x0004
  119. #define  VR4131_DMAMSKCIN 0x0002
  120. #define  VR4131_DMAMSKFOUT 0x0001
  122. /* CMU register */
  124. #define VR4131_CMUCLKMSK VR4131_REG16(0x60)
  126. #define VR4131_MSKPCIU 0x2080
  127. #define VR4131_MSKSCSI 0x1000
  128. #define VR4131_MSKDSIU 0x0800
  129. #define VR4131_MSKFFIR 0x0400
  130. #define VR4131_MSKSSIU 0x0100
  131. #define VR4131_MSKCSI 0x0040
  132. #define VR4131_MSKFIR 0x0010
  133. #define VR4131_MSKSIU 0x0002
  135. /* ICU system and system mask registers */
  137. #define VR4131_SYSINT1REG   VR4131_REG16(0x80)
  138. #define VR4131_GIUINTLREG   VR4131_REG16(0x88)
  139. #define VR4131_DSIUINTREG   VR4131_REG16(0x8a)
  140. #define VR4131_MSYSINT1REG VR4131_REG16(0x8c)
  141. #define VR4131_MGIUINTLREG   VR4131_REG16(0x94)
  142. #define VR4131_MDSIUINTREG   VR4131_REG16(0x96)
  143. #define VR4131_NMIREG VR4131_REG16(0x98)
  144. #define VR4131_SOFTINTREG VR4131_REG16(0x9a)
  145. #define VR4131_SYSINT2REG VR4131_REG16(0xa0)
  146. #define VR4131_GIUINTHREG VR4131_REG16(0xa2)
  147. #define VR4131_FIRINTREG VR4131_REG16(0xa4)
  148. #define VR4131_MSYSINT2REG VR4131_REG16(0xa6)
  149. #define VR4131_MGIUINTHREG VR4131_REG16(0xa8)
  150. #define VR4131_MFIRINTREG VR4131_REG16(0xaa)
  151. #define VR4131_PCIINTREG VR4131_REG16(0xac)
  152. #define VR4131_SCUINTREG VR4131_REG16(0xae)
  153. #define VR4131_CSIINTREG VR4131_REG16(0xb0)
  154. #define VR4131_MPCIINTREG VR4131_REG16(0xb2)
  155. #define VR4131_MSCUINTREG VR4131_REG16(0xb4)
  156. #define VR4131_MCSIINTREG VR4131_REG16(0xb6)
  157. #define VR4131_BCUINTREG VR4131_REG16(0xb8)
  158. #define VR4131_MBCUINTREG VR4131_REG16(0xba)
  160. #define VR4131_CLKRUNINTR 0x1000
  161. #define VR4131_SOFTINTR 0x0800
  162. #define VR4131_SIUINTR 0x0200
  163. #define VR4131_GIUINTR 0x0100
  164. #define VR4131_ETIMERINTR 0x0008
  165. #define VR4131_RTCL1INTR 0x0004
  166. #define VR4131_POWERINTR 0x0002
  167. #define VR4131_BATINTR 0x0001
  169. #define VR4131_BCUINTR 0x0200
  170. #define VR4131_CSIINTR 0x0100
  171. #define VR4131_SCUINTR 0x0080
  172. #define VR4131_PCIINTR 0x0040
  173. #define VR4131_DSIUINTR 0x0020
  174. #define VR4131_FIRINTR 0x0010
  175. #define VR4131_TCLKINTR 0x0008
  176. #define VR4131_LEDINTR 0x0002
  177. #define VR4131_RTCL2INTR 0x0001
  179. /* PMU registers */
  181. #define VR4131_PMUINTREG VR4131_REG16(0xc0)
  182. #define VR4131_PMUCNTREG VR4131_REG16(0xc2)
  183. #define VR4131_PMUINT2REG VR4131_REG16(0xc4)
  184. #define VR4131_PMUCNT2REG VR4131_REG16(0xc6)
  185. #define VR4131_PMUWAITREG VR4131_REG16(0xc8)
  186. #define VR4131_PMUTCLKDIVREG VR4131_REG16(0xcc)
  187. #define VR4131_PMUINTRCLKDIVREG VR4131_REG16(0xce)
  189. #define VR4131_HALTIMERRST 0x0004
  191. /* RTC registers */
  193. #define VR4131_ETIMELREG VR4131_REG16(0x100)
  194. #define VR4131_ETIMEMREG VR4131_REG16(0x102)
  195. #define VR4131_ETIMEHREG VR4131_REG16(0x104)
  196. #define VR4131_ECMPLREG VR4131_REG16(0x108)
  197. #define VR4131_ECMPMREG VR4131_REG16(0x10a)
  198. #define VR4131_ECMPHREG VR4131_REG16(0x10c)
  199. #define VR4131_RTCL1LREG VR4131_REG16(0x110)
  200. #define VR4131_RTCL1HREG VR4131_REG16(0x112)
  201. #define VR4131_RTCL1CNTLREG VR4131_REG16(0x114)
  202. #define VR4131_RTCL1CNTHREG VR4131_REG16(0x116)
  203. #define VR4131_RTCL2LREG VR4131_REG16(0x118)
  204. #define VR4131_RTCL2HREG VR4131_REG16(0x11a)
  205. #define VR4131_RTCL2CNTLREG VR4131_REG16(0x11c)
  206. #define VR4131_RTCL2CNTHREG VR4131_REG16(0x11e)
  207. #define VR4131_TCLKLREG VR4131_REG16(0x120)
  208. #define VR4131_TCLKHREG VR4131_REG16(0x122)
  209. #define VR4131_TCLKCNTLREG VR4131_REG16(0x124)
  210. #define VR4131_TCLKCNTHREG VR4131_REG16(0x126)
  211. #define VR4131_RTCINTREG VR4131_REG16(0x13e)
  213. #define VR4131_RTCINTR0 0x0001
  214. #define VR4131_RTCINTR1 0x0002
  215. #define VR4131_RTCINTR2 0x0004
  216. #define VR4131_RTCINTR3 0x0008
  218. /* 
  219.  * The VR4131 RTC module has identical functionality to the VR4102
  220.  * RTC module. In order to use the nvr4102RTCTimer.c driver, we must
  221.  * define the VR4102_... constants in terms of the VR4131 values.
  222.  */
  224. #define VR4102_ETIMELREG VR4131_ETIMELREG
  225. #define VR4102_ETIMEMRE VR4131_ETIMEMRE
  226. #define VR4102_ETIMEHREG VR4131_ETIMEHREG
  227. #define VR4102_ECMPLREG  VR4131_ECMPLREG
  228. #define VR4102_ECMPMREG  VR4131_ECMPMREG
  229. #define VR4102_ECMPHREG  VR4131_ECMPHREG
  230. #define VR4102_RTCL1LREG VR4131_RTCL1LREG
  231. #define VR4102_RTCL1HREG VR4131_RTCL1HREG
  232. #define VR4102_RTCL1CNTLREG VR4131_RTCL1CNTLREG
  233. #define VR4102_RTCL1CNTHREG VR4131_RTCL1CNTHREG
  234. #define VR4102_RTCL2LREG VR4131_RTCL2LREG
  235. #define VR4102_RTCL2HREG VR4131_RTCL2HREG
  236. #define VR4102_RTCL2CNTLREG VR4131_RTCL2CNTLREG
  237. #define VR4102_RTCL2CNTHREG VR4131_RTCL2CNTHREG
  238. #define VR4102_TCLKLREG VR4131_TCLKLREG
  239. #define VR4102_TCLKHREG VR4131_TCLKHREG
  240. #define VR4102_TCLKCNTLREG VR4131_TCLKCNTLREG
  241. #define VR4102_TCLKCNTHREG VR4131_TCLKCNTHREG
  242. #define VR4102_RTCINTREG   VR4131_RTCINTREG
  243. #define VR4102_RTC_RTCINTR0 VR4131_RTCINTR0
  244. #define VR4102_RTC_RTCINTR1 VR4131_RTCINTR1
  245. #define VR4102_RTC_RTCINTR2 VR4131_RTCINTR2
  246. #define VR4102_RTC_RTCINTR3 VR4131_RTCINTR3
  248. #define VR4102_RTCL1INTR VR4131_RTCL1INTR
  249. #define VR4102_RTCL2INTR VR4131_RTCL2INTR
  251. #define VR4102_ICU_MSYSINT1REG VR4131_MSYSINT1REG
  253. /* GIU registers */
  255. #define VR4131_GIUIOSELL VR4131_REG16(0x140)
  256. #define VR4131_GIUIOSELH VR4131_REG16(0x142)
  257. #define VR4131_GIUPIODL VR4131_REG16(0x144)
  258. #define VR4131_GIUPIODH VR4131_REG16(0x146)
  259. #define VR4131_GIUINTSTATL VR4131_REG16(0x148)
  260. #define VR4131_GIUINTSTATH VR4131_REG16(0x14a)
  261. #define VR4131_GIUINTENL VR4131_REG16(0x14c)
  262. #define VR4131_GIUINTENH VR4131_REG16(0x14e)
  263. #define VR4131_GIUINTTYPL VR4131_REG16(0x150)
  264. #define VR4131_GIUINTTYPH VR4131_REG16(0x152)
  265. #define VR4131_GIUINTALSELL VR4131_REG16(0x154)
  266. #define VR4131_GIUINTALSELH VR4131_REG16(0x156)
  267. #define VR4131_GIUINTHTSELL VR4131_REG16(0x158)
  268. #define VR4131_GIUINTHTSELH VR4131_REG16(0x15a)
  269. #define VR4131_GIUPODATEN VR4131_REG16(0x15c)
  270. #define VR4131_GIUPODATL VR4131_REG16(0x15e)
  272. /* 
  273.  * The general-purpose I/O pins (GPIO) are enabled and controlled via
  274.  * identically placed bits in the GIU registers and some of the ICU
  275.  * registers. This set of pin masks can be used with whichever registers
  276.  * contain GPIO pin configuration. 
  277.  */
  279. #define  VR4131_GPIO_PIN_31 0x8000
  280. #define  VR4131_GPIO_PIN_30 0x4000
  281. #define  VR4131_GPIO_PIN_29 0x2000
  282. #define  VR4131_GPIO_PIN_28 0x1000
  283. #define  VR4131_GPIO_PIN_27 0x0800
  284. #define  VR4131_GPIO_PIN_26 0x0400
  285. #define  VR4131_GPIO_PIN_25 0x0200
  286. #define  VR4131_GPIO_PIN_24 0x0100
  287. #define  VR4131_GPIO_PIN_23 0x0080
  288. #define  VR4131_GPIO_PIN_22 0x0040
  289. #define  VR4131_GPIO_PIN_21 0x0020
  290. #define  VR4131_GPIO_PIN_20 0x0010
  291. #define  VR4131_GPIO_PIN_19 0x0008
  292. #define  VR4131_GPIO_PIN_18 0x0004
  293. #define  VR4131_GPIO_PIN_17 0x0002
  294. #define  VR4131_GPIO_PIN_16 0x0001
  295. #define  VR4131_GPIO_PIN_15 0x8000
  296. #define  VR4131_GPIO_PIN_14 0x4000
  297. #define  VR4131_GPIO_PIN_13 0x2000
  298. #define  VR4131_GPIO_PIN_12 0x1000
  299. #define  VR4131_GPIO_PIN_11 0x0800
  300. #define  VR4131_GPIO_PIN_10 0x0400
  301. #define  VR4131_GPIO_PIN_9 0x0200
  302. #define  VR4131_GPIO_PIN_8 0x0100
  303. #define  VR4131_GPIO_PIN_7 0x0080
  304. #define  VR4131_GPIO_PIN_6 0x0040
  305. #define  VR4131_GPIO_PIN_5 0x0020
  306. #define  VR4131_GPIO_PIN_4 0x0010
  307. #define  VR4131_GPIO_PIN_3 0x0008
  308. #define  VR4131_GPIO_PIN_2 0x0004
  309. #define  VR4131_GPIO_PIN_1 0x0002
  310. #define  VR4131_GPIO_PIN_0 0x0001
  312. /* SCI registers */
  314. #define VR4131_TIMOUTCNTREG VR4131_REG16(0x1000)
  315. #define VR4131_TIMOUTCOUNTREG VR4131_REG16(0x1002)
  316. #define VR4131_ERRLADDRESSREG VR4131_REG16(0x1004)
  317. #define VR4131_ERRHADDRESSREG VR4131_REG16(0x1006)
  318. #define VR4131_SCUINTRREG VR4131_REG16(0x1008)
  320. /* SDRAMU registers */
  322. #define VR4131_SDRAMMODEREG VR4131_REG16(0x400)
  323. #define VR4131_SDRAMCNTREG VR4131_REG16(0x402)
  324. #define VR4131_BCURFCNTREG VR4131_REG16(0x404)
  325. #define VR4131_BCURFCOUNTREG VR4131_REG16(0x406)
  326. #define VR4131_RAMSIZEREG VR4131_REG16(0x408)
  328. /* PCIU registers */
  330. #define VR4131_PCIMMAW1REG VR4131_REG32(0xc00)
  331. #define VR4131_PCIMMAW2REG VR4131_REG32(0xc04)
  332. #define VR4131_PCITAW1REG VR4131_REG32(0xc08)
  333. #define VR4131_PCITAW2REG VR4131_REG32(0xc0c)
  334. #define VR4131_PCIMIOAWREG VR4131_REG32(0xc10)
  335. #define VR4131_PCICONFDREG VR4131_REG32(0xc14)
  336. #define VR4131_PCICONFAREG VR4131_REG32(0xc18)
  337. #define VR4131_PCIMAILREG VR4131_REG32(0xc1c)
  338. #define VR4131_BUSERRADREG VR4131_REG32(0xc24)
  339. #define VR4131_INTCNTSTAREG VR4131_REG32(0xc28)
  340. #define VR4131_PCIEXACCREG VR4131_REG32(0xc2c)
  341. #define VR4131_PCIRECONTREG VR4131_REG32(0xc30)
  342. #define VR4131_PCIENREG VR4131_REG32(0xc34)
  343. #define VR4131_PCICLKSELREG VR4131_REG32(0xc38)
  344. #define VR4131_PCITRDYVREG VR4131_REG32(0xc3c)
  345. #define VR4131_PCICLKRUNREG VR4131_REG16(0xc60)
  346. #define VR4131_PCIDMACTRLREG VR4131_REG32(0xc80)
  348. #define VR4131_PCICLKSEL_DIV_1  0x2
  349. #define VR4131_PCICLKSEL_DIV_2  0x0
  350. #define VR4131_PCICLKSEL_DIV_3  0x3
  351. #define VR4131_PCICLKSEL_DIV_4  0x1
  353. #define VR4131_PCICONFIGDONE 0x00000004 /* PCIENREG */
  354. #define VR4131_PCICLKRUN 0x0001 /* PCICLKRUNREG */
  355. #define VR4131_PCISTOPEN 0x8000 /* PCICLKRUNREG */
  356. #define VR4131_PCIIBA 0xFF000000 /* PCIM*AW*REG */
  357. #define VR4131_PCIMSK 0x000FE000 /* PCIM*AW*REG, PCITAWnREG */
  358. #define VR4131_PCIWINEN 0x00001000 /* PCIM*AW*REG, PCITAWnREG */
  359. #define VR4131_PCIPCIA 0x000000FF /* PCIM*AW*REG */
  360. #define VR4131_PCIITA 0x000007FF /* PCITAWnREG */
  362. /* PCI Config Registers */
  364. #define VR4131_PCICONF_IDENT VR4131_REG32(0xd00)
  365. #define VR4131_PCICONF_CMDSR VR4131_REG32(0xd04)
  366. #define VR4131_PCICONF_REVCLASS VR4131_REG32(0xd08)
  367. #define VR4131_PCICONF_CACHELAT VR4131_REG32(0xd0c)
  368. #define VR4131_PCICONF_MAILBA VR4131_REG32(0xd10)
  369. #define VR4131_PCICONF_PCIMBA1 VR4131_REG32(0xd14)
  370. #define VR4131_PCICONF_PCIMBA2 VR4131_REG32(0xd18)
  371. #define VR4131_PCICONF_PCIINT VR4131_REG32(0xd3c)
  372. #define VR4131_PCICONF_RETVAL VR4131_REG32(0xd40)
  374. /* DSIU registers */
  376. #define VR4131_DSIURB VR4131_REG8(0x820) /* SUILC7 = 0, read */
  377. #define VR4131_DSIUTH VR4131_REG8(0x820) /* SUILC7 = 0, write */
  378. #define VR4131_DSIUDLL VR4131_REG8(0x820) /* SUILC7 = 1 */
  379. #define VR4131_DSIUIE VR4131_REG8(0x821) /* SUILC7 = 0 */
  380. #define VR4131_DSIUDLM VR4131_REG8(0x821) /* SUILC7 = 1 */
  381. #define VR4131_DSIUIID VR4131_REG8(0x822) /* read */
  382. #define VR4131_DSIUFC VR4131_REG8(0x822) /* write */
  383. #define VR4131_DSIULC VR4131_REG8(0x823)
  384. #define VR4131_DSIUMC VR4131_REG8(0x824)
  385. #define VR4131_DSIULS VR4131_REG8(0x825)
  386. #define VR4131_DSIUMS VR4131_REG8(0x826)
  387. #define VR4131_DSIUSC VR4131_REG8(0x827)
  388. #define VR4131_DSIURESET VR4131_SIURESET /* Common with SIU */
  390. #define VR4131_DSIU_BASE VR4131_DSIURB
  391. #define VR4131_DSIU_DELTA 1
  392. #define VR4131_DSIU_XTAL 18432000 /* crystal input to 16550 */
  394. #define VR4131_DSIURST 0x0002 /* in SIURESET register */
  396. /* LED registers */
  398. #define VR4131_LEDHTSREG VR4131_REG16(0x180)
  399. #define VR4131_LEDLTSREG VR4131_REG16(0x182)
  400. #define VR4131_LEDCNTREG VR4131_REG16(0x188)
  401. #define VR4131_LEDASTCREG VR4131_REG16(0x18a)
  402. #define VR4131_LEDINTREG VR4131_REG16(0x18c)
  404. /* SIU registers */
  406. #define VR4131_SIURB VR4131_REG8(0x800) /* SUILC7 = 0, read */
  407. #define VR4131_SIUTH VR4131_REG8(0x800) /* SUILC7 = 0, write */
  408. #define VR4131_SIUDLL VR4131_REG8(0x800) /* SUILC7 = 1 */
  409. #define VR4131_SIUIE VR4131_REG8(0x801) /* SUILC7 = 0 */
  410. #define VR4131_SIUDLM VR4131_REG8(0x801) /* SUILC7 = 1 */
  411. #define VR4131_SIUIID VR4131_REG8(0x802) /* read */
  412. #define VR4131_SIUFC VR4131_REG8(0x802) /* write */
  413. #define VR4131_SIULC VR4131_REG8(0x803)
  414. #define VR4131_SIUMC VR4131_REG8(0x804)
  415. #define VR4131_SIULS VR4131_REG8(0x805)
  416. #define VR4131_SIUMS VR4131_REG8(0x806)
  417. #define VR4131_SIUSC VR4131_REG8(0x807)
  418. #define VR4131_SIUIRSEL VR4131_REG8(0x808)
  419. #define VR4131_SIURESET VR4131_REG8(0x809) /* common with DSIU */
  420. #define VR4131_SIUCSEL VR4131_REG8(0x80a)
  422. #define VR4131_SIU_BASE VR4131_SIURB
  423. #define VR4131_SIU_DELTA 1
  424. #define VR4131_SIU_XTAL 18432000 /* crystal input to 16550 */
  426. #define VR4131_SIURST 0x0001 /* in SIURESET register */
  428. /* CSI registers */
  430. #define VR4131_CSI_MODEREG VR4131_REG16(0x1a0)
  431. #define VR4131_CSI_CLKSELREG VR4131_REG16(0x1a1)
  432. #define VR4131_CSI_SIRBREG VR4131_REG16(0x1a2)
  433. #define VR4131_CSI_SOTBREG VR4131_REG16(0x1a4)
  434. #define VR4131_CSI_SIRBEREG VR4131_REG16(0x1a6)
  435. #define VR4131_CSI_SOTBFREG VR4131_REG16(0x1a8)
  436. #define VR4131_CSI_SIOREG VR4131_REG16(0x1aa)
  437. #define VR4131_CSI_CNTREG VR4131_REG16(0x1b0)
  438. #define VR4131_CSI_INTREG VR4131_REG16(0x1b2)
  439. #define VR4131_CSI_IFIFOVREG VR4131_REG16(0x1b4)
  440. #define VR4131_CSI_OFIFOVREG VR4131_REG16(0x1b6)
  441. #define VR4131_CSI_IFIFOREG VR4131_REG16(0x1b8)
  442. #define VR4131_CSI_OFIFOREG VR4131_REG16(0x1ba)
  443. #define VR4131_CSI_FIFOTRGREG VR4131_REG16(0x1bc)
  445. /* FIR registers - not included */
  447. /* Clock rate values for different settings of CLKSEL[2:0] pins/jumpers. */
  449. #define CPU_PCLOCK_RATE_111 200700000
  450. #define CPU_PCLOCK_RATE_110 180600000
  451. #define CPU_PCLOCK_RATE_101 164200000
  452. #define CPU_PCLOCK_RATE_100 150500000
  453. #define CPU_PCLOCK_RATE_011 129000000
  454. #define CPU_PCLOCK_RATE_010 100400000
  455. #define CPU_PCLOCK_RATE_001  90300000
  456. #define CPU_PCLOCK_RATE_000  78500000
  458. /* Miscellaneous */
  460. #define NUM_4131_TTY 2 /* SIU + DSIU */
  462. #ifdef __cplusplus
  463. }
  464. #endif
  466. #endif /* __INCnvr4131h */