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mcchip.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：19k
源码类别：

VxWorks

开发平台：

C/C++

mcchip.h：源码内容
  1. /* mcchip.h - Memory Controller ASIC (MCchip) */
  3. /* Copyright 1984-1997 Wind River Systems, Inc. */
  4. /*
  5. modification history
  6. --------------------
  7. 01d,29sep98,fle  doc : made it refgen parsable
  8. 01c,10feb97,dat  added VERSION_REG_MC68060
  9. 01b,30sep96,db   fixed timeout constants(spr #7228)
  10. 01a,06jan93,ccc  written.
  11. */
  13. #ifdef DOC
  14. #define INCmcchiph
  15. #endif /* DOC */
  17. #ifndef __INCmccchiph
  18. #define __INCmccchiph
  20. #ifdef __cplusplus
  21. extern "C" {
  22. #endif
  24. /*
  25.  * This file contains constants for the Memory Controller ASIC (MCchip).
  26.  * The macro MCC_BASE_ADRS must be defined when including this header.
  27.  */
  29. #ifdef _ASMLANGUAGE
  30. #define CAST
  31. #define CASTINT
  32. #else
  33. #define CAST (char *)
  34. #define CASTINT (int *)
  35. #endif /* _ASMLANGUAGE */
  37. /* on-board access, register definitions */
  39. #define MCC_REG_INTERVAL 1
  41. #ifndef MCC_ADRS /* to permit alternative board addressing */
  42. #define MCC_ADRS(reg)   (CAST (MCC_BASE_ADRS + (reg * MCC_REG_INTERVAL)))
  43. #define MCC_ADRS_INT(reg)  (CASTINT (MCC_BASE_ADRS + 
  44.    (reg * MCC_REG_INTERVAL)))
  45. #endif /* MCC_ADRS */
  47. #define MCC_ID MCC_ADRS(0x00) /* Chip ID        */
  48. #define MCC_REVISION MCC_ADRS(0x01) /* Chip Revision        */
  49. #define MCC_GCR MCC_ADRS(0x02) /* General Control Register   */
  50. #define MCC_VBR MCC_ADRS(0x03) /* Vector Base Register       */
  51. #define MCC_TIMER1_CMP MCC_ADRS_INT(0x04) /* Tick Timer 1 Comp Reg  */
  52. #define MCC_TIMER1_CMP_UU MCC_ADRS(0x04) /* Tick Timer 1 Comp Reg - UU */
  53. #define MCC_TIMER1_CMP_UL MCC_ADRS(0x05) /*  - UL */
  54. #define MCC_TIMER1_CMP_LU MCC_ADRS(0x06) /*  - LU */
  55. #define MCC_TIMER1_CMP_LL MCC_ADRS(0x07) /*  - LL */
  56. #define MCC_TIMER1_CNT MCC_ADRS_INT(0x08) /* Tick Timer 1 Count Reg */
  57. #define MCC_TIMER1_CNT_UU MCC_ADRS(0x08) /* Tick Timer 1 Cnt Reg - UU  */
  58. #define MCC_TIMER1_CNT_UL MCC_ADRS(0x09) /* - UL  */
  59. #define MCC_TIMER1_CNT_LU MCC_ADRS(0x0a) /* - LU  */
  60. #define MCC_TIMER1_CNT_LL MCC_ADRS(0x0b) /* - LL  */
  61. #define MCC_TIMER2_CMP MCC_ADRS_INT(0x0c) /* Tick Timer 2 Comp Reg  */
  62. #define MCC_TIMER2_CMP_UU MCC_ADRS(0x0c) /* Tick Timer 2 Comp Reg - UU */
  63. #define MCC_TIMER2_CMP_UL MCC_ADRS(0x0d) /*  - UL */
  64. #define MCC_TIMER2_CMP_LU MCC_ADRS(0x0e) /*  - LU */
  65. #define MCC_TIMER2_CMP_LL MCC_ADRS(0x0f) /*  - LL */
  66. #define MCC_TIMER2_CNT MCC_ADRS_INT(0x10) /* Tick Timer 2 Count Reg */
  67. #define MCC_TIMER2_CNT_UU MCC_ADRS(0x10) /* Tick Timer 2 Cnt Reg - UU  */
  68. #define MCC_TIMER2_CNT_UL MCC_ADRS(0x11) /* - UL  */
  69. #define MCC_TIMER2_CNT_LU MCC_ADRS(0x12) /* - LU  */
  70. #define MCC_TIMER2_CNT_LL MCC_ADRS(0x13) /* - LL  */
  71. #define MCC_PRESCALE MCC_ADRS(0x14) /* Prescaler Count Register   */
  72. #define MCC_PRESCALE_CLK_ADJ MCC_ADRS(0x15) /* Prescaler Clock Adjust     */
  73. #define MCC_TIMER2_CR MCC_ADRS(0x16) /* Tick Timer 2 Ctrl Reg      */
  74. #define MCC_TIMER1_CR MCC_ADRS(0x17) /* Tick Timer 1 Ctrl Reg      */
  75. #define MCC_T4_IRQ_CR MCC_ADRS(0x18) /* Tick Timer 4 Inter CR      */
  76. #define MCC_T3_IRQ_CR MCC_ADRS(0x19) /* Tick Timer 3 Inter CR      */
  77. #define MCC_T2_IRQ_CR MCC_ADRS(0x1a) /* Tick Timer 2 Inter CR      */
  78. #define MCC_T1_IRQ_CR MCC_ADRS(0x1b) /* Tick Timer 1 Inter CR      */
  79. #define MCC_PARITY_ICR MCC_ADRS(0x1c) /* DRAM Parity Int Ctrl Reg   */
  80. #define MCC_SCC_ICR MCC_ADRS(0x1d) /* SCC Inter Ctrl Reg         */
  81. #define MCC_TIMER4_CR MCC_ADRS(0x1e) /* Tick Timer 4 Ctrl Reg      */
  82. #define MCC_TIMER3_CR MCC_ADRS(0x1f) /* Tick Timer 3 Ctrl Reg      */
  83. #define MCC_DRAM_BASE_AR_HIGH MCC_ADRS(0x20) /* DRAM Space Base Addr (hi)  */
  84. #define MCC_DRAM_BASE_AR_LOW MCC_ADRS(0x21) /* DRAM Space Base Addr (low) */
  85. #define MCC_SRAM_BASE_AR_HIGH MCC_ADRS(0x22) /* SRAM Space Base Addr (hi)  */
  86. #define MCC_SRAM_BASE_AR_LOW MCC_ADRS(0x23) /* SRAM Space Base Adrs (low) */
  87. #define MCC_DRAM_SPACE_SIZE MCC_ADRS(0x24) /* DRAM Space Size            */
  88. #define MCC_DRAM_SRAM_OPTIONS MCC_ADRS(0x25) /* DRAM/SRAM Options          */
  89. #define MCC_SRAM_SPACE_SIZE MCC_ADRS(0x26) /* SRAM Space Size            */
  90. #define MCC_LANC_ERR_SR MCC_ADRS(0x28) /* LANC Error Status Register */
  91. #define MCC_LANC_IRQ_CR MCC_ADRS(0x2a) /* LANC Inter Ctrl Reg       */
  92. #define MCC_LANC_BEICR MCC_ADRS(0x2b) /* LANC Bus Error Inter CR    */
  93. #define MCC_SCSI_ERR_SR MCC_ADRS(0x2c) /* SCSI Error Status Register */
  94. #define MCC_GENERAL_INPUT MCC_ADRS(0x2d) /* General Purpose Input Reg  */
  95. #define MCC_VERSION_REG MCC_ADRS(0x2e) /* Board Version              */
  96. #define MCC_SCSI_IRQ_CR MCC_ADRS(0x2f) /* SCSI Inter Control Reg     */
  97. #define MCC_TIMER3_CMP MCC_ADRS_INT(0x30) /* Tick Timer 3 Cmp Reg    */
  98. #define MCC_TIMER3_CMP_UU MCC_ADRS(0x30) /* Tick Timer 3 Cmp Reg - UU  */
  99. #define MCC_TIMER3_CMP_UL MCC_ADRS(0x31) /*                      - UL  */
  100. #define MCC_TIMER3_CMP_LU MCC_ADRS(0x32) /*                      - LU  */
  101. #define MCC_TIMER3_CMP_LL MCC_ADRS(0x33) /*                      - LL  */
  102. #define MCC_TIMER3_CNT MCC_ADRS_INT(0x34) /* Tick Timer 3 Count Reg  */
  103. #define MCC_TIMER3_CNT_UU MCC_ADRS(0x34) /* Tick Timer 3 Cnt Reg - UU  */
  104. #define MCC_TIMER3_CNT_UL MCC_ADRS(0x35) /*                      - UL  */
  105. #define MCC_TIMER3_CNT_LU MCC_ADRS(0x36) /*                      - LU  */
  106. #define MCC_TIMER3_CNT_LL MCC_ADRS(0x37) /*                      - LL  */
  107. #define MCC_TIMER4_CMP MCC_ADRS_INT(0x38) /* Tick Timer 4 Cmp Reg    */
  108. #define MCC_TIMER4_CMP_UU       MCC_ADRS(0x38)  /* Tick Timer 4 Cmp Reg - UU  */
  109. #define MCC_TIMER4_CMP_UL       MCC_ADRS(0x39)  /*                      - UL  */
  110. #define MCC_TIMER4_CMP_LU       MCC_ADRS(0x3a)  /*                      - LU  */
  111. #define MCC_TIMER4_CMP_LL       MCC_ADRS(0x3b)  /*                      - LL  */
  112. #define MCC_TIMER4_CNT          MCC_ADRS_INT(0x3c) /* Tick Timer 4 Count Reg  */
  113. #define MCC_TIMER4_CNT_UU       MCC_ADRS(0x3c)  /* Tick Timer 4 Cnt Reg - UU  */
  114. #define MCC_TIMER4_CNT_UL       MCC_ADRS(0x3d)  /*                      - UL  */
  115. #define MCC_TIMER4_CNT_LU       MCC_ADRS(0x3e)  /*                      - LU  */
  116. #define MCC_TIMER4_CNT_LL       MCC_ADRS(0x3f)  /*                      - LL  */
  117. #define MCC_BUS_CLK_REG MCC_ADRS(0x40) /* Bus Clock Register         */
  118. #define MCC_PROM_ACCESS_TIME MCC_ADRS(0x41) /* PROM access time register  */
  119. #define MCC_FLASH_ACCESS_TIME MCC_ADRS(0x42) /* FLASH access time register */
  120. #define MCC_ABORT_ICR MCC_ADRS(0x43) /* ABORT switch int cont reg  */
  121. #define MCC_RESET_CR MCC_ADRS(0x44) /* RESET switch control reg   */
  122. #define MCC_WD_TIMER_CR MCC_ADRS(0x45) /* Watchdog timer control reg */
  123. #define MCC_WD_TIMEOUT_REG MCC_ADRS(0x46) /* Access and watchdog times  */
  124. #define MCC_DRAM_CONTROL_REG MCC_ADRS(0x48) /* DRAM control register      */
  125. #define MCC_MPU_STATUS_REG MCC_ADRS(0x4a) /* MPU status register        */
  126. #define MCC_PRESCALE_COUNT MCC_ADRS_INT(0x4c) /* 32-bit prescale count   */
  128. /* GCR 0x02 General Control Register */
  130. #define GCR_FAST_ON 0x01 /* Enable fast access for BBRAM 0 */
  131. #define GCR_FAST_OFF 0x00 /* Disable fast access for BBRAM 0 */
  132. #define GCR_MIEN_ON 0x02 /* Master Interrupt Enable 1 */
  133. #define GCR_MIEN_OFF 0x00 /* Master Interrupt Enable OFF 1 */
  135. /* VBR 0x03 Vector Base Register */
  137. #define MCC_INT_TT4 0x3 /* Tick Timer 4 IRQ */
  138. #define MCC_INT_TT3 0x4 /* Tick Timer 3 IRQ */
  139. #define MCC_INT_SCSI 0x5 /* SCSI IRQ */
  140. #define MCC_INT_LANC_ERR 0x6 /* LANC ERR */
  141. #define MCC_INT_LANC 0x7 /* LANC IRQ */
  142. #define MCC_INT_TT2 0x8 /* Tick Timer 2 IRQ */
  143. #define MCC_INT_TT1 0x9 /* Tick Timer 1 IRQ */
  144. #define MCC_INT_PARITY_ERROR 0xb /* Parity Error IRQ */
  145. #define MCC_INT_ABORT 0xe /* ABORT switch IRQ */
  147. /* TIMER2_CR 0x16 Tick Timer 2 Control Register */
  149. #define TIMER2_CR_CEN 0x01 /* Counter Enable 0 */
  150. #define TIMER2_CR_DIS 0x00 /* Counter Disable 0 */
  151. #define TIMER2_CR_COC 0x02 /* Clear On Compare 1 */
  152. #define TIMER2_CR_COVF 0x04 /* Clear Overflow Counter 2 */
  154. /* TIMER1_CR 0x17 Tick Timer 1 Control Register */
  156. #define TIMER1_CR_CEN 0x01 /* Counter Enable 0 */
  157. #define TIMER1_CR_DIS 0x00 /* Counter Disable 0 */
  158. #define TIMER1_CR_COC 0x02 /* Clear On Compare 1 */
  159. #define TIMER1_CR_COVF 0x04 /* Clear Overflow Counter 2 */
  161. /* T4_IRQ_CR            0x18    Tick Timer 4 Interrupt Control Register */
  162.  
  163. #define T4_IRQ_CR_ICLR  0x08    /* Clear IRQ                            3 */
  164. #define T4_IRQ_CR_IEN   0x10    /* Interrupt Enable                     4 */
  165. #define T4_IRQ_CR_DIS   0x00    /* Interrupt Disable                    4 */
  166. #define T4_IRQ_CR_INT   0x20    /* Interrupt Status                     5 */
  167.  
  168. /* T3_IRQ_CR            0x19    Tick Timer 3 Interrupt Control Register */
  169.  
  170. #define T3_IRQ_CR_ICLR  0x08    /* Clear IRQ                            3 */
  171. #define T3_IRQ_CR_IEN   0x10    /* Interrupt Enable                     4 */
  172. #define T3_IRQ_CR_DIS   0x00    /* Interrupt Disable                    4 */
  173. #define T3_IRQ_CR_INT   0x20    /* Interrupt Status                     5 */
  175. /* T2_IRQ_CR 0x1a Tick Timer 2 Interrupt Control Register */
  177. #define T2_IRQ_CR_ICLR 0x08 /* Clear IRQ 3 */
  178. #define T2_IRQ_CR_IEN 0x10 /* Interrupt Enable 4 */
  179. #define T2_IRQ_CR_DIS 0x00 /* Interrupt Disable 4 */
  180. #define T2_IRQ_CR_INT 0x20 /* Interrupt Status 5 */
  182. /* T1_IRQ_CR 0x1b Tick Timer 1 Interrupt Control Register */
  184. #define T1_IRQ_CR_ICLR 0x08 /* Clear IRQ 3 */
  185. #define T1_IRQ_CR_IEN 0x10 /* Interrupt Enable 4 */
  186. #define T1_IRQ_CR_DIS 0x00 /* Interrupt Disable 4 */
  187. #define T1_IRQ_CR_INT 0x20 /* Interrupt Status 5 */
  189. /* PARITY_ICR 0x1c DRAM Parity Error Interrupt Control Register */
  191. #define PARITY_ICR_ICLR 0x08 /* Clear IRQ 3 */
  192. #define PARITY_ICR_IEN 0x10 /* Interrupt Enable 4 */
  193. #define PARITY_ICR_DIS 0x00 /* Interrupt Disable 4 */
  194. #define PARITY_ICR_INT 0x20 /* Interrupt Status 5 */
  196. /* SCC_ICR 0x1d SCC Interrupt Control Register */
  198. #define SCC_ICR_IEN 0x10 /* Interrupt Enable 4 */
  199. #define SCC_ICR_DIS 0x00 /* Interrupt Disable 4 */
  200. #define SCC_ICR_IRQ 0x20 /* An Interrupt has occured 5 */
  202. /* TIMER4_CR            0x1e    Tick Timer 4 Control Register   */
  203.  
  204. #define TIMER4_CR_CEN   0x01    /* Counter Enable                       0 */
  205. #define TIMER4_CR_DIS   0x00    /* Counter Disable                      0 */
  206. #define TIMER4_CR_COC   0x02    /* Clear On Compare                     1 */
  207. #define TIMER4_CR_COVF  0x04    /* Clear Overflow Counter               2 */
  208.  
  209. /* TIMER3_CR            0x1f    Tick Timer 3 Control Register   */
  210.  
  211. #define TIMER3_CR_CEN   0x01    /* Counter Enable                       0 */
  212. #define TIMER3_CR_DIS   0x00    /* Counter Disable                      0 */
  213. #define TIMER3_CR_COC   0x02    /* Clear On Compare                     1 */
  214. #define TIMER3_CR_COVF  0x04    /* Clear Overflow Counter               2 */
  216. /* DRAM_SPACE_SIZE 0x24 DRAM Space Size Register */
  218. #define DRAM_SPACE_SIZE_1MB 0x00 /* 1 MB with 4 Mbit DRAMs        2-0 */
  219. #define DRAM_SPACE_SIZE_2MB 0x01 /* 2 MB with 4 Mbit DRAMs            */
  220. #define DRAM_SPACE_SIZE_4MB4 0x03 /* 4 MB with 4 Mbit DRAMs interleave */
  221. #define DRAM_SPACE_SIZE_4MB16 0x04 /* 4 MB with 16 Mbit DRAMs           */
  222. #define DRAM_SPACE_SIZE_8MB 0x05 /* 8 MB with 16 Mbit DRAMs           */
  223. #define DRAM_SPACE_SIZE_NONE 0x06 /* DRAM mezzanine is not present     */
  224. #define DRAM_SPACE_SIZE_16MB 0x07 /* 16 MB with 16 Mbit DRAMs int'leve */
  226. /* DRAM_SRAM_OPTIONS 0x25 DRAM/SRAM Options Register */
  228. #define DRAM_SRAM_OPTIONS_DMASK 0x07 /* Mask for DRAM bits         2-0 */
  229. #define DRAM_SRAM_OPTIONS_SMASK 0x18 /* Mask for SRAM bits         4-3 */
  231. /* SRAM_SPACE_SIZE 0x26 SRAM Space Size Register */
  233. #define SRAM_SPACE_512K 0x01 /* 512 KB */
  234. #define SRAM_SPACE_1MB 0x02 /* 1MB */
  235. #define SRAM_SPACE_2MB 0x03 /* 2MB */
  236. #define SRAM_SPACE_ENABLE 0x04 /* SRAM enable */
  238. /* LANC_ERR_SR 0x28 LANC Error Status Register */
  240. #define LANC_ERR_SR_SCLR 0x01 /* Clear Error Status Bits 0 */
  241. #define LANC_ERR_SR_LTO 0x02 /* Local Time out error 1 */
  242. #define LANC_ERR_SR_EXT 0x04 /* VMEbus error 2 */
  243. #define LANC_ERR_SR_PRTY 0x08 /* DRAM Parity Error 3 */
  245. /* LANC_IRQ_CR 0x2a LANC Interrupt Control Register */
  247. #define LANC_IRQ_CR_ICLR 0x08 /* Clear IRQ in edge mode 3 */
  248. #define LANC_IRQ_CR_IEN 0x10 /* Interrupt Enable 4 */
  249. #define LANC_IRQ_CR_DIS 0x00 /* Interrupt Disable 4 */
  250. #define LANC_IRQ_CR_INT 0x20 /* Interrupt Status 5 */
  251. #define LANC_IRQ_CR_EDGE 0x40 /* Edge sensitive IRQ 6 */
  252. #define LANC_IRQ_CR_LEVEL 0x00 /* Level sensitive IRQ 6 */
  253. #define LANC_IRQ_CR_HIGH_LOW 0x00 /* IRQ on RISING or HIGH 7 */
  254. #define LANC_IRQ_CR_LOW_HIGH 0x80 /* IRQ on FALLING or LOW 7 */
  256. /* LANC_BEICR 0x2b LANC Bus Error Interrupt Control Register */
  258. #define LANC_BEICR_ICLR 0x08 /* Clear IRQ 3 */
  259. #define LANC_BEICR_IEN 0x10 /* Interrupt Enable 4 */
  260. #define LANC_BEICR_DIS 0x00 /* Interrupt Disable 4 */
  261. #define LANC_BEICR_IRQ 0x20 /* Interrupt Status 5 */
  262. #define LANC_BEICR_NO_SNOOP 0x00 /* Inhibit Snoop 7-6 */
  263. #define LANC_BEICR_SINK_DATA 0x40 /* Sink Data 7-6 */
  264. #define LANC_BEICR_INVALIDATE 0x80 /* Invalidate Line 7-6 */
  266. /* SCSI_ERR_SR 0x2c SCSI Error Status Register */
  268. #define SCSI_ERR_SR_SCLR 0x01 /* Clear Error Status Bits 0 */
  269. #define SCSI_ERR_SR_LTO 0x02 /* Local Time out error 1 */
  270. #define SCSI_ERR_SR_EXT 0x04 /* VMEbus error 2 */
  271. #define SCSI_ERR_SR_PRTY 0x08 /* DRAM Parity Error 3 */
  273. /* VERSION_REG 0x2e Version Register */
  275. #define VERSION_REG_SPEED 0x01 /* 0=25MHz, 1=33MHz             0 */
  276. #define VERSION_REG_VMECHIP 0x02 /* 0=present, 1=not installed   1 */
  277. #define VERSION_REG_SCSI 0x04 /* 0=present, 1=not installed   2 */
  278. #define VERSION_REG_ETHERNET 0x08 /* 0=present, 1=not installed   3 */
  279. #define VERSION_REG_MC68040 0x10 /* 1=MC68040, 0=MC68LC040       4 */
  280. #define VERSION_REG_MC68060     0x10    /* 1=MC68060, 0=MC68LC060       4 */
  281. #define VERSION_REG_FLASH 0x20 /* address location             5 */
  282. #define VERSION_REG_IPIC2 0x40 /* 0=present, 1=not installed   6 */
  283. #define VERSION_REG_IPIC1 0x80 /* 0=present, 1=not installed   7 */
  285. /* SCSI_IRQ_CR 0x2f SCSI Interrupt Control Register */
  287. #define SCSI_IRQ_CR_IEN 0x10 /* Interrupt Enable 4 */
  288. #define SCSI_IRQ_CR_DIS 0x00 /* Interrupt Disable 4 */
  289. #define SCSI_IRQ_CR_IRQ 0x20 /* Interrupt Status 5 */
  291. /* PROM_ACCESS_TIME 0x41 PROM Access Timer Control Register */
  293. #define PROM_ACCESS_25M_60NS 0x00 /* 25 MHz -  60 ns */
  294. #define PROM_ACCESS_25M_100NS 0x01 /*        - 100 ns */
  295. #define PROM_ACCESS_25M_140NS 0x02 /*        - 140 ns */
  296. #define PROM_ACCESS_25M_180NS 0x03 /*        - 180 ns */
  297. #define PROM_ACCESS_25M_220NS 0x04 /*        - 220 ns */
  298. #define PROM_ACCESS_25M_260NS 0x05 /*        - 260 ns */
  299. #define PROM_ACCESS_25M_300NS 0x06 /*        - 300 ns */
  300. #define PROM_ACCESS_25M_340NS 0x07 /*        - 340 ns */
  302. #define PROM_ACCESS_33M_40NS    0x00    /* 33 MHz -  40 ns */
  303. #define PROM_ACCESS_33M_70NS    0x01    /*        -  70 ns */
  304. #define PROM_ACCESS_33M_100NS   0x02    /*        - 100 ns */
  305. #define PROM_ACCESS_33M_130NS   0x03    /*        - 130 ns */
  306. #define PROM_ACCESS_33M_160NS   0x04    /*        - 160 ns */
  307. #define PROM_ACCESS_33M_190NS   0x05    /*        - 190 ns */
  308. #define PROM_ACCESS_33M_210NS   0x06    /*        - 210 ns */
  309. #define PROM_ACCESS_33M_240NS   0x07    /*        - 240 ns */
  311. /* FLASH_ACCESS_TIME     0x42    PROM Access Timer Control Register */
  313. #define FLASH_ACCESS_25M_60NS   0x00    /* 25 MHz -  60 ns */
  314. #define FLASH_ACCESS_25M_100NS  0x01    /*        - 100 ns */
  315. #define FLASH_ACCESS_25M_140NS  0x02    /*        - 140 ns */
  316. #define FLASH_ACCESS_25M_180NS  0x03    /*        - 180 ns */
  317. #define FLASH_ACCESS_25M_220NS  0x04    /*        - 220 ns */
  318. #define FLASH_ACCESS_25M_260NS  0x05    /*        - 260 ns */
  319. #define FLASH_ACCESS_25M_300NS  0x06    /*        - 300 ns */
  320. #define FLASH_ACCESS_25M_340NS  0x07    /*        - 340 ns */
  322. #define FLASH_ACCESS_33M_40NS   0x00    /* 33 MHz -  40 ns */
  323. #define FLASH_ACCESS_33M_70NS   0x01    /*        -  70 ns */
  324. #define FLASH_ACCESS_33M_100NS  0x02    /*        - 100 ns */
  325. #define FLASH_ACCESS_33M_130NS  0x03    /*        - 130 ns */
  326. #define FLASH_ACCESS_33M_160NS  0x04    /*        - 160 ns */
  327. #define FLASH_ACCESS_33M_190NS  0x05    /*        - 190 ns */
  328. #define FLASH_ACCESS_33M_210NS  0x06    /*        - 210 ns */
  329. #define FLASH_ACCESS_33M_240NS  0x07    /*        - 240 ns */
  331. /* ABORT_ICR            0x43    ABORT Switch Interrupt Control Register */
  333. #define ABORT_ICR_ICLR  0x08    /* Clear IRQ                            3 */
  334. #define ABORT_ICR_IEN   0x10    /* Interrupt Enable                     4 */
  335. #define ABORT_ICR_DIS   0x00    /* Interrupt Disable                    4 */
  336. #define ABORT_ICR_INT   0x20    /* Interrupt Status                     5 */
  338. /* RESET_CR 0x44 RESET Switch Control Register */
  340. #define RESET_CR_BRFLI 0x10 /* Board Fail Status                    4 */
  341. #define RESET_CR_PURS 0x08 /* Power-up Reset Status                3 */
  342. #define RESET_CR_CPURS 0x04 /* Clear Power-up Reset                 2 */
  343. #define RESET_CR_BDFLO 0x02 /* Board Fail Assert                    1 */
  344. #define RESET_CR_RSWE 0x01 /* RESET Switch Enable                  0 */
  346. /* WD_TIMER_CR 0x45 Watchdog Timer Control Register */
  348. #define WD_TIMER_CR_WDCS  0x40 /* Clear Watchdog Timeout Status        6 */
  349. #define WD_TIMER_CR_WDCC  0x20 /* Clear Watchdog Counter               5 */
  350. #define WD_TIMER_CR_WDTO  0x10 /* Watchdog Timer Status Bit            4 */
  351. #define WD_TIMER_CR_WDBFE 0x08 /* Watchdog Timeout Asserts Fail        3 */
  352. #define WD_TIMER_CR_WDRSE 0x02 /* Watchdog Timeout Asserts LRESET      1 */
  353. #define WD_TIMER_CR_WDEN  0x01 /* Watchdog Timer Enable                0 */
  354. #define WD_TIMER_CR_DIS   0x00  /* Watchdog Timer Disable                 */
  356. /* WD_TIMEOUT_REG 0x46 Access and Watchdog Time Base Select Reg */
  358. #define WD_TIMEOUT_REG_WD_512US 0x00 /* Watchdog Timeout:  512us    3-0 */
  359. #define WD_TIMEOUT_REG_WD_1MS 0x01 /*                      1ms        */
  360. #define WD_TIMEOUT_REG_WD_2MS 0x02 /*                      2ms        */
  361. #define WD_TIMEOUT_REG_WD_4MS   0x03    /*                      4ms        */
  362. #define WD_TIMEOUT_REG_WD_8MS   0x04    /*                      8ms        */
  363. #define WD_TIMEOUT_REG_WD_16MS  0x05    /*                     16ms        */
  364. #define WD_TIMEOUT_REG_WD_32MS  0x06    /*                     32ms        */
  365. #define WD_TIMEOUT_REG_WD_64MS  0x07    /*                     64ms        */
  366. #define WD_TIMEOUT_REG_WD_128MS 0x08    /*                    128ms        */
  367. #define WD_TIMEOUT_REG_WD_256MS 0x09    /*                    256ms        */
  368. #define WD_TIMEOUT_REG_WD_512MS 0x0a    /*                    512ms        */
  369. #define WD_TIMEOUT_REG_WD_1S    0x0b    /*                      1s         */
  370. #define WD_TIMEOUT_REG_WD_4S    0x0c    /*                      4s         */
  371. #define WD_TIMEOUT_REG_WD_16S   0x0d    /*                     16s         */
  372. #define WD_TIMEOUT_REG_WD_32S   0x0e    /*                     32s         */
  373. #define WD_TIMEOUT_REG_WD_64S   0x0f    /*                     64s         */
  375. #define WD_TIMEOUT_REG_LB_8US   0x00    /* Local Bus Timeout:   8us    5-4 */
  376. #define WD_TIMEOUT_REG_LB_64US  0x10    /*                     64us        */
  377. #define WD_TIMEOUT_REG_LB_256US 0x20    /*                    256us        */
  378. #define WD_TIMEOUT_REG_LB_NONE  0x30    /*                     none        */
  380. /* DRAM_CONTROL_REG 0x48 DRAM Control Register */
  382. #define DRAM_CONTROL_REG_RAM_EN 0x01 /* DRAM Enable                   0 */
  383. #define DRAM_CONTROL_REG_PAR_EN 0x02 /* DRAM Parity Check Enable      1 */
  384. #define DRAM_CONTROL_REG_PAR_IN 0x04 /* DRAM Parity Error -> IRQ      2 */
  386. /* MPU_STATUS_REG 0x4a MPU Status Register */
  388. #define MPU_STATUS_REG_MLTO 0x01 /* MPU received Local Bus Timeout 0 */
  389. #define MPU_STATUS_REG_MLPE 0x02 /* MPU received Parity Error      1 */
  390. #define MPU_STATUS_REG_MLBE 0x04 /* MPU received TEA               2 */
  391. #define MPU_STATUS_REG_MCLR 0x08 /* Clear MPU status bits          3 */
  393. #ifdef __cplusplus
  394. }
  395. #endif
  397. #endif /* __INCmccchiph */