开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
m68360.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：57k
源码类别：

VxWorks

开发平台：

C/C++

m68360.h：源码内容
  1. /* m68360.h - Motorola MC68360 CPU control registers */
  3. /* Copyright 1994-1996 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01e,05dec96,db  fixed macro M360_DPR_TMR per SPR #7575.
  9. 01d,28may96,dat  fixed SPR #5616, new macros for SMC in GCI mode
  10. 01c,24jan94,dzb  fixed size of M360_CPM_GSMR_L3, M360_CPM_PSMR3, M360_CPM_PCINT.
  11. 01b,05oct93,dzb  added ethernet macros.  broke out CPM interrupt vectors.
  12.  added SCC_DEV abstraction.  added CPM command macros.
  13. 01a,04aug93,dzb  written.
  14. */
  16. /*
  17. This file contains I/O addresses and related constants for the MC68360.
  18. */
  20. #ifndef __INCm68360h
  21. #define __INCm68360h
  23. #ifdef __cplusplus
  24. extern "C" {
  25. #endif
  27. #ifndef _ASMLANGUAGE
  29. #ifndef INCLUDE_TY_CO_DRV_50
  30. #include "tyLib.h"
  31. #endif /* INCLUDE_TY_CO_DRV_50 */
  33. /* MC68360 Module Base Address Register fixed locations */
  35. #define M360_SIM_MBAR 0x0003ff00  /* master base address register */
  36. #define M360_SIM_MBAR_SLAVE 0x0003ff04  /* slave base address register */
  37. #define M360_SIM_MBARE 0x0003ff08  /* slave MBAR enable address */
  39. /* MC68360 Dual Ported Ram addresses */
  41. #define M360_DPR_SCC1(base) ((UINT32 *) (base + 0xc00))
  42. #define M360_DPR_MISC(base) ((UINT32 *) (base + 0xcb0))
  43. #define M360_DPR_SCC2(base) ((UINT32 *) (base + 0xd00))
  44. #define M360_DPR_TMR(base) ((UINT32 *) (base + 0xdb0))
  45. #define M360_DPR_SPI(base) ((UINT32 *) (base + 0xd80))
  46. #define M360_DPR_SCC3(base) ((UINT32 *) (base + 0xe00))
  47. #define M360_DPR_IDMA1(base) ((UINT32 *) (base + 0xe70))
  48. #define M360_DPR_SMC1(base) ((UINT32 *) (base + 0xe80))
  49. #define M360_DPR_SCC4(base) ((UINT32 *) (base + 0xf00))
  50. #define M360_DPR_IDMA2(base) ((UINT32 *) (base + 0xf70))
  51. #define M360_DPR_SMC2(base) ((UINT32 *) (base + 0xf80))
  53. /* GCI MODE Buffer Descriptors */
  55. #define M360_SMC1_M_RXBD(base) ((UINT16 *) (base + 0x0E80))
  56. #define M360_SMC1_M_TXBD(base) ((UINT16 *) (base + 0x0E82))
  57. #define M360_SMC1_CI_RXBD(base) ((UINT16 *) (base + 0x0E84))
  58. #define M360_SMC1_CI_TXBD(base) ((UINT16 *) (base + 0x0E86))
  60. #define M360_SMC2_M_RXBD(base) ((UINT16 *) (base + 0x0F80))
  61. #define M360_SMC2_M_TXBD(base) ((UINT16 *) (base + 0x0F82))
  62. #define M360_SMC2_CI_RXBD(base) ((UINT16 *) (base + 0x0F84))
  63. #define M360_SMC2_CI_TXBD(base) ((UINT16 *) (base + 0x0F86))
  65. /* MC68360 register addresses in parameter ram */
  67. #define M360_REGB_OFFSET 0x1000 /* offset to internal registers */
  69. /* System Integration Module register addresses */
  71. #define M360_SIM_MCR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x000))
  72. #define M360_SIM_AVR(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x008))
  73. #define M360_SIM_RSR(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x009))
  74. #define M360_SIM_CLKOCR(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x00c))
  75. #define M360_SIM_PLLCR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x010))
  76. #define M360_SIM_CDVCR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x014))
  77. #define M360_SIM_PEPAR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x016))
  78. #define M360_SIM_SYPCR(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x022))
  79. #define M360_SIM_SWIV(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x023))
  80. #define M360_SIM_PICR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x026))
  81. #define M360_SIM_PITR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x02a))
  82. #define M360_SIM_SWSR(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x02f))
  83. #define M360_SIM_BKAR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x030))
  84. #define M360_SIM_BKCR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x034))
  85. #define M360_SIM_GMR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x040))
  86. #define M360_SIM_MSTAT(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x044))
  87. #define M360_SIM_BR0(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x050))
  88. #define M360_SIM_OR0(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x054))
  89. #define M360_SIM_BR1(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x060))
  90. #define M360_SIM_OR1(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x064))
  91. #define M360_SIM_BR2(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x070))
  92. #define M360_SIM_OR2(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x074))
  93. #define M360_SIM_BR3(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x080))
  94. #define M360_SIM_OR3(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x084))
  95. #define M360_SIM_BR4(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x090))
  96. #define M360_SIM_OR4(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x094))
  97. #define M360_SIM_BR5(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x0a0))
  98. #define M360_SIM_OR5(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x0a4))
  99. #define M360_SIM_BR6(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x0b0))
  100. #define M360_SIM_OR6(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x0b4))
  101. #define M360_SIM_BR7(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x0c0))
  102. #define M360_SIM_OR7(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x0c4))
  104. /* Communication Processor Module register addresses */
  106. #define M360_CPM_ICCR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x500))
  107. #define M360_CPM_CMR1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x504))
  108. #define M360_CPM_SAPR1(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x508))
  109. #define M360_CPM_DAPR1(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x50c))
  110. #define M360_CPM_BCR1(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x510))
  111. #define M360_CPM_FCR1(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x514))
  112. #define M360_CPM_CMAR1(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x516))
  113. #define M360_CPM_CSR1(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x518))
  114. #define M360_CPM_SDSR(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x51c))
  115. #define M360_CPM_SDCR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x51e))
  116. #define M360_CPM_SDAR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x520))
  117. #define M360_CPM_CMR2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x526))
  118. #define M360_CPM_SAPR2(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x528))
  119. #define M360_CPM_DAPR2(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x52c))
  120. #define M360_CPM_BCR2(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x530))
  121. #define M360_CPM_FCR2(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x534))
  122. #define M360_CPM_CMAR2(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x536))
  123. #define M360_CPM_CSR2(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x538))
  124. #define M360_CPM_CICR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x540))
  125. #define M360_CPM_CIPR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x544))
  126. #define M360_CPM_CIMR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x548))
  127. #define M360_CPM_CISR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x54c))
  128. #define M360_CPM_PADIR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x550))
  129. #define M360_CPM_PAPAR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x552))
  130. #define M360_CPM_PAODR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x554))
  131. #define M360_CPM_PADAT(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x556))
  132. #define M360_CPM_PCDIR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x560))
  133. #define M360_CPM_PCPAR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x562))
  134. #define M360_CPM_PCSO(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x564))
  135. #define M360_CPM_PCDAT(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x566))
  136. #define M360_CPM_PCINT(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x568))
  137. #define M360_CPM_TGCR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x580))
  138. #define M360_CPM_TMR1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x590))
  139. #define M360_CPM_TMR2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x592))
  140. #define M360_CPM_TRR1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x594))
  141. #define M360_CPM_TRR2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x596))
  142. #define M360_CPM_TCR1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x598))
  143. #define M360_CPM_TCR2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x59a))
  144. #define M360_CPM_TCN1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x59c))
  145. #define M360_CPM_TCN2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x59e))
  146. #define M360_CPM_TMR3(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5a0))
  147. #define M360_CPM_TMR4(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5a2))
  148. #define M360_CPM_TRR3(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5a4))
  149. #define M360_CPM_TRR4(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5a6))
  150. #define M360_CPM_TCR3(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5a8))
  151. #define M360_CPM_TCR4(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5aa))
  152. #define M360_CPM_TCN3(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5ac))
  153. #define M360_CPM_TCN4(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5ae))
  154. #define M360_CPM_TER1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5b0))
  155. #define M360_CPM_TER2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5b2))
  156. #define M360_CPM_TER3(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5b4))
  157. #define M360_CPM_TER4(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5b6))
  158. #define M360_CPM_CR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5c0))
  159. #define M360_CPM_RCCR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5c4))
  160. #define M360_CPM_RTER(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5d6))
  161. #define M360_CPM_RTMR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x5da))
  162. #define M360_CPM_BRGC1(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x5f0))
  163. #define M360_CPM_BRGC2(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x5f4))
  164. #define M360_CPM_BRGC3(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x5f8))
  165. #define M360_CPM_BRGC4(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x5fc))
  166. #define M360_CPM_GSMR_L1(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x600))
  167. #define M360_CPM_GSMR_H1(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x604))
  168. #define M360_CPM_PSMR1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x608))
  169. #define M360_CPM_TODR1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x60c))
  170. #define M360_CPM_DSR1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x60e))
  171. #define M360_CPM_SCCE1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x610))
  172. #define M360_CPM_SCCM1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x614))
  173. #define M360_CPM_SCCS1(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x617))
  174. #define M360_CPM_GSMR_L2(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x620))
  175. #define M360_CPM_GSMR_H2(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x624))
  176. #define M360_CPM_PSMR2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x628))
  177. #define M360_CPM_TODR2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x62c))
  178. #define M360_CPM_DSR2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x62e))
  179. #define M360_CPM_SCCE2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x630))
  180. #define M360_CPM_SCCM2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x634))
  181. #define M360_CPM_SCCS2(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x637))
  182. #define M360_CPM_GSMR_L3(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x640))
  183. #define M360_CPM_GSMR_H3(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x644))
  184. #define M360_CPM_PSMR3(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x648))
  185. #define M360_CPM_TODR3(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x64c))
  186. #define M360_CPM_DSR3(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x64e))
  187. #define M360_CPM_SCCE3(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x650))
  188. #define M360_CPM_SCCM3(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x654))
  189. #define M360_CPM_SCCS3(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x657))
  190. #define M360_CPM_GSMR_L4(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x660))
  191. #define M360_CPM_GSMR_H4(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x664))
  192. #define M360_CPM_PSMR4(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x668))
  193. #define M360_CPM_TODR4(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x66c))
  194. #define M360_CPM_DSR4(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x66e))
  195. #define M360_CPM_SCCE4(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x670))
  196. #define M360_CPM_SCCM4(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x674))
  197. #define M360_CPM_SCCS4(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x677))
  198. #define M360_CPM_SMCMR1(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x682))
  199. #define M360_CPM_SMCE1(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x686))
  200. #define M360_CPM_SMCM1(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x68a))
  201. #define M360_CPM_SMCMR2(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x692))
  202. #define M360_CPM_SMCE2(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x696))
  203. #define M360_CPM_SMCM2(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x69a))
  204. #define M360_CPM_SPMODE(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x6a0))
  205. #define M360_CPM_SPIE(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x6a6))
  206. #define M360_CPM_SPIM(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x6aa))
  207. #define M360_CPM_SPCOM(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x6ad))
  208. #define M360_CPM_PIPC(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x6b2))
  209. #define M360_CPM_PTPR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x6b6))
  210. #define M360_CPM_PBDIR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x6b8))
  211. #define M360_CPM_PBPAR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x6bc))
  212. #define M360_CPM_PBODR(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x6c2))
  213. #define M360_CPM_PBDAT(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x6c4))
  214. #define M360_CPM_SIMODE(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x6e0))
  215. #define M360_CPM_SIGMR(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x6e4))
  216. #define M360_CPM_SISTR(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x6e6))
  217. #define M360_CPM_SICMR(base) ((UINT8  *) (base + M360_REGB_OFFSET + 0x6e7))
  218. #define M360_CPM_SICR(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x6ec))
  219. #define M360_CPM_SIRP(base) ((UINT32 *) (base + M360_REGB_OFFSET + 0x6f2))
  220. #define M360_CPM_SIRAM(base) ((UINT16 *) (base + M360_REGB_OFFSET + 0x700))
  222. /* SMC GCI Monitor Channel Receive Buffer Descriptor */
  224. #define SMC_GCI_MON_RXBD_E 0x8000
  225. #define SMC_GCI_MON_RXBD_L 0x4000
  226. #define SMC_GCI_MON_RXBD_ER 0x2000
  227. #define SMC_GCI_MON_RXBD_MS 0x1000
  228. #define SMC_GCI_MON_RXBD_AB 0x0200
  229. #define SMC_GCI_MON_RXBD_EB 0x0100
  231. /* SMC GCI  Monitor Channel Transmit Buffer Descriptor */
  233. #define SMC_GCI_MON_TXBD_R 0x8000
  234. #define SMC_GCI_MON_TXBD_L 0x4000
  235. #define SMC_GCI_MON_TXBD_AR 0x2000
  236. #define SMC_GCI_MON_TXBD_MS 0x1000
  237. #define SMC_GCI_MON_TXBD_AB 0x0200
  238. #define SMC_GCI_MON_TXBD_EB 0x0100
  240. /* SMC GCI C/I Channel Receive Buffer Descriptor */
  242. #define SMC_GCI_CI_RXBD_E 0x8000
  243. #define SMC_GCI_CI_DATA_MASK 0x003F
  245. /* SMC GCI  C/I Channel Transmit Buffer Descriptor */
  247. #define SMC_GCI_CI_TXBD_R 0x8000
  249. /* SMC GCI Event and Mask Register definitions */
  251. #define SMC_GCI_SMCX_CTXB 0x08
  252. #define SMC_GCI_SMCX_CRXB 0x04
  253. #define SMC_GCI_SMCX_MTXB 0x02
  254. #define SMC_GCI_SMCX_MRXB 0x01
  256. /* SMC MODE Register fields in GCI MODE */
  258. #define SMC_SMCMR_CLEN_1 0x0000
  259. #define SMC_SMCMR_CLEN_2 0x0800
  260. #define SMC_SMCMR_CLEN_3 0x1000
  261. #define SMC_SMCMR_CLEN_4 0x1800
  262. #define SMC_SMCMR_CLEN_5 0x2000
  263. #define SMC_SMCMR_CLEN_6 0x2800
  264. #define SMC_SMCMR_CLEN_7 0x3000
  265. #define SMC_SMCMR_CLEN_8 0x3800
  266. #define SMC_SMCMR_CLEN_9 0x4000
  267. #define SMC_SMCMR_CLEN_10 0x4800
  268. #define SMC_SMCMR_CLEN_11 0x5000
  269. #define SMC_SMCMR_CLEN_12 0x5800
  270. #define SMC_SMCMR_CLEN_13 0x6000
  271. #define SMC_SMCMR_CLEN_14 0x6800
  272. #define SMC_SMCMR_CLEN_15 0x7000
  273. #define SMC_SMCMR_CLEN_16 0x7800
  275. #define SMC_SMCMR_ME 0x0400
  276. #define SMC_SMCMR_MP 0x0200
  277. #define SMC_SMCMR_CN 0x0100
  278. #define SMC_SMCMR_CHAN1 0x0000
  279. #define SMC_SMCMR_CHAN2 0x0100
  281. #define SMC_SMCMR_SM_GCI 0x0000
  282. #define SMC_SMCMR_SM_UART 0x0020
  283. #define SMC_SMCMR_SM_TRANSPARENT 0x0030
  285. #define SMC_SMCMR_DM_NORMAL 0x0000
  286. #define SMC_SMCMR_DM_LCLOOP 0x0004
  287. #define SMC_SMCMR_DM_ECHO 0x0008
  289. #define SMC_SMCMR_TEN 0x0002
  290. #define SMC_SMCMR_REN 0x0001
  291. #define SMC_SMCMR_CRX_ENABLE 0x0004
  294. /* SI GLOBAL MODE register */
  296. #define SI_SIGMR_ENB 0x08
  297. #define SI_SIGMR_ENA 0x04
  298. #define SI_SIGMR_RDM_1CHN_64E 0x00
  299. #define SI_SIGMR_RDM_1CHN_32E 0x01
  300. #define SI_SIGMR_RDM_2CHN_32E 0x02
  301. #define SI_SIGMR_RDM_2CHN_16E 0x03
  303. /* SIRAM fields */
  305. #define SI_SWTR 0x4000
  306. #define SI_SSEL4 0x2000
  307. #define SI_SSEL3 0x1000
  308. #define SI_SSEL2 0x0800
  309. #define SI_SSEL1 0x0400
  310. #define SI_CSEL_NS1 0x0000
  311. #define SI_CSEL_SCC1 0x0040
  312. #define SI_CSEL_SCC2 0x0080
  313. #define SI_CSEL_SCC3 0x00C0
  314. #define SI_CSEL_SCC4 0x0100
  315. #define SI_CSEL_SMC1 0x0140
  316. #define SI_CSEL_SMC2 0x0180
  317. #define SI_CSEL_NS2 0x01C0
  318. #define SI_CNT_1 0x0000
  319. #define SI_CNT_2 0x0004
  320. #define SI_CNT_3 0x0008
  321. #define SI_CNT_4 0x000C
  322. #define SI_CNT_5 0x0010
  323. #define SI_CNT_6 0x0014
  324. #define SI_CNT_7 0x0018
  325. #define SI_CNT_8 0x001C
  326. #define SI_CNT_9 0x0020
  327. #define SI_CNT_10 0x0024
  328. #define SI_CNT_11 0x0028
  329. #define SI_CNT_12 0x002C
  330. #define SI_CNT_13 0x0030
  331. #define SI_CNT_14 0x0034
  332. #define SI_CNT_15 0x0038
  333. #define SI_CNT_16 0x003C
  334. #define SI_BYT 0x0002
  335. #define SI_LST 0x0001
  337. /* SIM - System Integration Module */
  339. /* SIM Module Configuration Register definitions */
  341. #define SIM_MCR_IARB_OFF 0x00000000 /* interrupt arb = off */
  342. #define SIM_MCR_IARB_LO 0x00000001 /* interrupt arb = 0x1 */
  343. #define SIM_MCR_IARB_HI 0x0000000f /* interrupt arb = 0xf */
  344. #define SIM_MCR_BCLRISM 0x00000070 /* bus clear in arb ID */
  345. #define SIM_MCR_BCLRIID 0x00000070 /* bus clear int service mask */
  346. #define SIM_MCR_SUPV 0x00000080 /* supervisor/user data space */
  347. #define SIM_MCR_SHEN 0x00000300 /* show cycle enable */
  348. #define SIM_MCR_BCLROID 0x00001c00 /* bus clear out arb ID */
  349. #define SIM_MCR_FRZ0 0x00002000 /* freeze enable - bus mon */
  350. #define SIM_MCR_FRZ1 0x00004000 /* freeze enable - SWE & PIT */
  351. #define SIM_MCR_ASTM 0x00008000 /* arb synch timing mode */
  352. #define SIM_MCR_BSTM 0x00010000 /* bus synch timing mode */
  353. #define SIM_MCR_BR040ID 0xe0000000 /* bus request 68040 arb ID */
  355. /* SIM Clock Out Control Register definitions */
  357. #define SIM_CLKOCR_COM1_FULL 0x00 /* CLKO1 full strength output */
  358. #define SIM_CLKOCR_COM1_TWO 0x01 /* CLKO1 two thirds strength */
  359. #define SIM_CLKOCR_COM1_ONE 0x02 /* CLKO1 one third strength */
  360. #define SIM_CLKOCR_COM1_DIS 0x03 /* CLKO1 disabled */
  361. #define SIM_CLKOCR_COM2_FULL 0x00 /* CLKO2 full strength output */
  362. #define SIM_CLKOCR_COM2_TWO 0x04 /* CLKO2 two thirds strength */
  363. #define SIM_CLKOCR_COM2_ONE 0x08 /* CLKO2 one third strength */
  364. #define SIM_CLKOCR_COM2_DIS 0x0c /* CLKO2 disabled */
  365. #define SIM_CLKOCR_RSTEN 0x20 /* loss of lock causes reset */
  366. #define SIM_CLKOCR_CLKOWP 0x80 /* CLKOCR write protect */
  368. /* SIM PLL Control Register definitions */
  370. #define SIM_PLLCR_MF 0x0fff /* multiplication factor */
  371. #define SIM_PLLCR_STSIM 0x1000 /* stop mode - VCO drives SIM */
  372. #define SIM_PLLCR_PREEN 0x2000 /* prescaller enable */
  373. #define SIM_PLLCR_PLLWP 0x4000 /* PLLCR write protect */
  374. #define SIM_PLLCR_PLLEN 0x8000 /* PLL enable */
  376. /* SIM Clock Divider Control Register defintions */
  378. #define SIM_CDVCR_CSRC 0x0001 /* high/low freq system clk */
  379. #define SIM_CDVCR_DFNH_1 0x0000 /* divide high freq clk by 1 */
  380. #define SIM_CDVCR_DFNH_2 0x0002 /* divide high freq clk by 2 */
  381. #define SIM_CDVCR_DFNH_4 0x0004 /* divide high freq clk by 4 */
  382. #define SIM_CDVCR_DFNH_8 0x0006 /* divide high freq clk by 8 */
  383. #define SIM_CDVCR_DFNH_16 0x0008 /* divide high freq clk by 16 */
  384. #define SIM_CDVCR_DFNH_32 0x000a /* divide high freq clk by 32 */
  385. #define SIM_CDVCR_DFNH_64 0x000c /* divide high freq clk by 64 */
  386. #define SIM_CDVCR_DFNL_2 0x0000 /* divide low freq clk by 2 */
  387. #define SIM_CDVCR_DFNL_4 0x0010 /* divide low freq clk by 4 */
  388. #define SIM_CDVCR_DFNL_8 0x0020 /* divide low freq clk by 8 */
  389. #define SIM_CDVCR_DFNL_16 0x0030 /* divide low freq clk by 16 */
  390. #define SIM_CDVCR_DFNL_32 0x0040 /* divide low freq clk by 32 */
  391. #define SIM_CDVCR_DFNL_64 0x0050 /* divide low freq clk by 64 */
  392. #define SIM_CDVCR_DFNL_256 0x0070 /* divide low freq clk by 256 */
  393. #define SIM_CDVCR_RRQEN 0x0080 /* RISC idle -> high freq clk */
  394. #define SIM_CDVCR_INTEN 0x0700 /* interrupt -> high freq clk */
  395. #define SIM_CDVCR_DFTM_1 0x0000 /* divide BRGCLK by 1 - norm */
  396. #define SIM_CDVCR_DFTM_4 0x0800 /* divide BRGCLK by 4 */
  397. #define SIM_CDVCR_DFTM_16 0x1000 /* divide BRGCLK by 16 */
  398. #define SIM_CDVCR_DFTM_64 0x1800 /* divide BRGCLK by 64 */
  399. #define SIM_CDVCR_DFSY_1 0x0000 /* divide SyncClk by 1 - norm */
  400. #define SIM_CDVCR_DFSY_4 0x2000 /* divide SyncClk by 4 */
  401. #define SIM_CDVCR_DFSY_16 0x4000 /* divide SyncClk by 16 */
  402. #define SIM_CDVCR_DFSY_64 0x6000 /* divide SyncClk by 64 */
  403. #define SIM_CDVCR_CDVWP 0x8000 /* CDVCR write protect */
  405. /* SIM Auto Vector Register definitions */
  407. #define SIM_AVR_LVL1 0x02 /* auto vector on IRQ1 */
  408. #define SIM_AVR_LVL2 0x04 /* auto vector on IRQ2 */
  409. #define SIM_AVR_LVL3 0x08 /* auto vector on IRQ3 */
  410. #define SIM_AVR_LVL4 0x10 /* auto vector on IRQ4 */
  411. #define SIM_AVR_LVL5 0x20 /* auto vector on IRQ5 */
  412. #define SIM_AVR_LVL6 0x40 /* auto vector on IRQ6 */
  413. #define SIM_AVR_LVL7 0x80 /* auto vector on IRQ7 */
  415. /* SIM Based Interrupt Autovector addresses */
  417. #define INT_VEC_AV1 0x19 /* vector location of AV1 */
  418. #define INT_VEC_AV2 0x1a /* vector location of AV2 */
  419. #define INT_VEC_AV3 0x1b /* vector location of AV3 */
  420. #define INT_VEC_AV4 0x1c /* vector location of AV4 */
  421. #define INT_VEC_AV5 0x1d /* vector location of AV5 */
  422. #define INT_VEC_AV6 0x1e /* vector location of AV6 */
  423. #define INT_VEC_AV7 0x1f /* vector location of AV7 */
  425. /* SIM Reset Status Register definitions */
  427. #define SIM_RSR_SRSTP 0x01 /* soft reset pin */
  428. #define SIM_RSR_SRST 0x02 /* soft reset */
  429. #define SIM_RSR_LOC 0x04 /* loss of clock reset */
  430. #define SIM_RSR_DBF 0x10 /* double bus fault reset */
  431. #define SIM_RSR_SW 0x20 /* software watchdog reset */
  432. #define SIM_RSR_POW 0x40 /* power up reset */
  433. #define SIM_RSR_EXT 0x80 /* external reset */
  435. /* SIM System Protection Control Register definitions (write once only) */
  437. #define SIM_SYPCR_BMT_1024 0x00 /* 1024 clk monitor timeout */
  438. #define SIM_SYPCR_BMT_512 0x01 /* 512 clk monitor timeout */
  439. #define SIM_SYPCR_BMT_256 0x02 /* 256 clk monitor timeout */
  440. #define SIM_SYPCR_BMT_128 0x03 /* 128 clk monitor timeout */
  441. #define SIM_SYPCR_BME 0x04 /* bus monitor enable */
  442. #define SIM_SYPCR_DBFE 0x08 /* double bus fault enable */
  443. #define SIM_SYPCR_SWT_9 0x00 /* 2^9  clk cycles (SWP=0) */
  444. #define SIM_SYPCR_SWT_11  0x10 /* 2^11 clk cycles (SWP=0) */
  445. #define SIM_SYPCR_SWT_13 0x20 /* 2^13 clk cycles (SWP=0) */
  446. #define SIM_SYPCR_SWT_15 0x30 /* 2^15 clk cycles (SWP=0) */
  447. #define SIM_SYPCR_SWT_18 0x00 /* 2^18 clk cycles (SWP=1) */
  448. #define SIM_SYPCR_SWT_20 0x10 /* 2^20 clk cycles (SWP=1) */
  449. #define SIM_SYPCR_SWT_22 0x20 /* 2^22 clk cycles (SWP=1) */
  450. #define SIM_SYPCR_SWT_24 0x30 /* 2^24 clk cycles (SWP=1) */
  451. #define SIM_SYPCR_SWRI 0x40 /* soft watchdog resets CPU */
  452. #define SIM_SYPCR_SWE 0x80 /* soft watchdog enable */
  454. /* SIM Periodic Interrupt Control Register definitions */
  456. #define SIM_PICR_PIV 0x00ff /* PIT int vector */
  457. #define SIM_PICR_PIRQL 0x0700 /* PIT int request level */
  459. /* SIM Periodic Interrupt Timer Register definitions */
  461. #define SIM_PITR_PITR_CNT 0x00ff /* PIT counter register */
  462. #define SIM_PITR_PTP 0x0100 /* PIT prescale bit */
  463. #define SIM_PITR_SWP 0x0200 /* soft watchdog prescale bit */
  465. /* SIM Software Watchdog Service Register definitions */
  467. #define SIM_SWSR_ACK1 0x55 /* software watchdog ack. 1 */
  468. #define SIM_SWSR_ACK2 0xaa /* software watchdog ack. 2 */
  470. /* EBI - External Bus Interface */
  472. /* EBI Port E Pin Assignment Register definitions */
  474. #define EBI_PEPAR_IACK5 0x0001 /* select IACK5* output func */
  475. #define EBI_PEPAR_IACK7 0x0002 /* select IACK7* output func */
  476. #define EBI_PEPAR_IACK1_2 0x0004 /* select IACK1,2 output func */
  477. #define EBI_PEPAR_IACK3_6 0x0010 /* select IACK3,6 output func */
  478. #define EBI_PEPAR_PWW 0x0020 /* PEPAR was written */
  479. #define EBI_PEPAR_AMUX 0x0040 /* select AMUX output func */
  480. #define EBI_PEPAR_WE 0x0080 /* select WE* output function */
  481. #define EBI_PEPAR_RAS1DD 0x0100 /* select RAS1DD* output func */
  482. #define EBI_PEPAR_CF1MODE 0x0600 /* CONFIG1/BCLRO*/RAS2DD* */
  483. #define EBI_PEPAR_SINTOUT 0x7000 /* slave interrupt out mode */
  485. /* MEMC - Memory Controller */
  487. /* MEMC Global Memory Register definitions */
  489. #define MEMC_GMR_GMAX 0x00000020 /* global address mux enable */
  490. #define MEMC_GMR_DW40 0x00000040 /* delay write for 68EC040 */
  491. #define MEMC_GMR_DWQ 0x00000080 /* delay write for QUICC */
  492. #define MEMC_GMR_NCS 0x00000100 /* suppress CS/RAS on CPU sp. */
  493. #define MEMC_GMR_TSS40 0x00000200 /* TS* sample for 68EC040 */
  494. #define MEMC_GMR_PBEE 0x00000400 /* parity bus error enable */
  495. #define MEMC_GMR_OPAR 0x00000800 /* odd/even parity */
  496. #define MEMC_GMR_EMWS 0x00001000 /* external master wait state */
  497. #define MEMC_GMR_SYNC 0x00002000 /* synch external accesses */
  498. #define MEMC_GMR_WBTQ 0x00004000 /* wait between QUICC trans */
  499. #define MEMC_GMR_WBT40 0x00008000 /* wait between 68EC040 trans */
  500. #define MEMC_GMR_DPS_32 0x00000000 /* DRAM port size is 32 bits */
  501. #define MEMC_GMR_DPS_16 0x00010000 /* DRAM port size is 16 bits */
  502. #define MEMC_GMR_DPS_EX 0x00030000 /* external DSACK* support */
  503. #define MEMC_GMR_PGS_128K 0x00000000 /* page size is 128Kbytes */
  504. #define MEMC_GMR_PGS_256K 0x00040000 /* page size is 256Kbytes */
  505. #define MEMC_GMR_PGS_512K 0x00080000 /* page size is 512Kbytes */
  506. #define MEMC_GMR_PGS_1M 0x000c0000 /* page size is 1Mbytes */
  507. #define MEMC_GMR_PGS_2M 0x00100000 /* page size is 2Mbytes */
  508. #define MEMC_GMR_PGS_4M 0x00140000 /* page size is 4Mbytes */
  509. #define MEMC_GMR_PGS_8M 0x00180000 /* page size is 8Mbytes */
  510. #define MEMC_GMR_PGS_16M 0x001c0000 /* page size is 16Mbytes */
  511. #define MEMC_GMR_RCYC_4 0x00000000 /* refresh cycle 4 clocks */
  512. #define MEMC_GMR_RCYC_6 0x00200000 /* refresh cycle 6 clocks */
  513. #define MEMC_GMR_RCYC_7 0x00400000 /* refresh cycle 7 clocks */
  514. #define MEMC_GMR_RCYC_8 0x00600000 /* refresh cycle 8 clocks */
  515. #define MEMC_GMR_RFEN 0x00800000 /* refresh enable */
  516. #define MEMC_GMR_RCNT 0xff000000 /* refresh counter period */
  518. /* MEMC Status Register definitions */
  520. #define MEMC_MSTAT_PER1 0x0001 /* write protect err - bank 1 */
  521. #define MEMC_MSTAT_PER2 0x0002 /* write protect err - bank 2 */
  522. #define MEMC_MSTAT_PER3 0x0004 /* write protect err - bank 3 */
  523. #define MEMC_MSTAT_PER4 0x0008 /* write protect err - bank 4 */
  524. #define MEMC_MSTAT_PER5 0x0010 /* write protect err - bank 5 */
  525. #define MEMC_MSTAT_PER6 0x0020 /* write protect err - bank 6 */
  526. #define MEMC_MSTAT_PER7 0x0040 /* write protect err - bank 7 */
  527. #define MEMC_MSTAT_PER8 0x0080 /* write protect err - bank 8 */
  528. #define MEMC_MSTAT_WPER 0x0100 /* write protect error */
  530. /* MEMC Base Register definitions */
  532. #define MEMC_BR_V 0x00000001 /* DRAM/SRAM bank is valid */
  533. #define MEMC_BR_WP 0x00000002 /* write protect */
  534. #define MEMC_BR_PAREN 0x00000004 /* parity checking enable */
  535. #define MEMC_BR_CSNTQ 0x00000008 /* CS negate timing - QUICC */
  536. #define MEMC_BR_CSNT40 0x00000010 /* CS negate timing - 68EC040 */
  537. #define MEMC_BR_BACK40 0x00000020 /* burst acknowledge 68EC040 */
  538. #define MEMC_BR_TRLXQ 0x00000040 /* timing relax */
  539. #define MEMC_BR_FC 0x00000780 /* function code spec */
  540. #define MEMC_BR_BA 0xfffff800 /* base address spec */
  542. /* MEMC Option Register definitions */
  544. #define MEMC_OR_DSSEL 0x00000001 /* DRAM/SRAM select */
  545. #define MEMC_OR_SPS_32 0x00000000 /* SRAM port size is 32 bits */
  546. #define MEMC_OR_SPS_16 0x00000002 /* SRAM port size is 16 bits */
  547. #define MEMC_OR_SPS_8 0x00000004 /* SRAM port size is 8 bits */
  548. #define MEMC_OR_SPS_EX 0x00000006 /* external DSACK* support */
  549. #define MEMC_OR_PGME 0x00000008 /* page mode enable (DRAM) */
  550. #define MEMC_OR_BCYC_1 0x00000000 /* burst cycle 1 clock */
  551. #define MEMC_OR_BCYC_2 0x00000020 /* burst cycle 2 clock */
  552. #define MEMC_OR_BCYC_3 0x00000040 /* burst cycle 3 clock */
  553. #define MEMC_OR_BCYC_4 0x00000060 /* burst cycle 4 clock */
  554. #define MEMC_OR_FC 0x00000780 /* function code mask */
  555. #define MEMC_OR_AM 0x0ffff800 /* addresss mask */
  556. #define MEMC_OR_TCYC 0xf0000000 /* bus cycle length in clocks */
  558. /*** CPM - register definitions for the Communication Processor Module ***/
  560. /* CPM - Communication Processor Module */
  562. /* CPM Configuration Register definitions */
  564. #define CPM_CR_FLG 0x0001 /* flag - command executing */
  565. #define CPM_CR_CHANNEL_SCC1 0x0000 /* SCC1 channel */
  566. #define CPM_CR_CHANNEL_SCC2 0x0040 /* SCC2 channel */
  567. #define CPM_CR_CHANNEL_SPI 0x0050 /* SPI channel */
  568. #define CPM_CR_CHANNEL_RTMR 0x0050 /* RISC timer channel */
  569. #define CPM_CR_CHANNEL_SCC3 0x0080 /* SCC3 channel */
  570. #define CPM_CR_CHANNEL_SMC1 0x0090 /* SMC1 channel */
  571. #define CPM_CR_CHANNEL_IDMA1 0x0090 /* IDMA1 channel */
  572. #define CPM_CR_CHANNEL_SCC4 0x00c0 /* SCC4 channel */
  573. #define CPM_CR_CHANNEL_SMC2 0x00d0 /* SMC2 channel */
  574. #define CPM_CR_CHANNEL_IDMA2 0x00d0 /* IDMA2 channel */
  575. #define CPM_CR_OPCODE 0x0f00 /* command opcode */
  577. #define CPM_CR_SCC_INIT_RT 0x0000 /* initialize SCC rx and tx*/
  578. #define CPM_CR_SCC_INIT_R 0x0100 /* initialize SCC rx only */
  579. #define CPM_CR_SCC_INIT_T 0x0200 /* initialize SCC tx only */
  580. #define CPM_CR_SCC_HUNT 0x0300 /* enter rx frame hunt mode */
  581. #define CPM_CR_SCC_STOP 0x0400 /* stop SCC tx */
  582. #define CPM_CR_SCC_GRSTOP 0x0500 /* gracefully stop SCC tx */
  583. #define CPM_CR_SCC_RESTART 0x0600 /* restart SCC tx */
  584. #define CPM_CR_SCC_CLOSE 0x0700 /* close SCC rx buffer */
  585. #define CPM_CR_SCC_SET_GROUP 0x0800 /* set SCC group address */
  586. #define CPM_CR_SCC_RESET_BCS 0x0a00 /* reset bisync seq calc */
  588. #define CPM_CR_RST 0x8000 /* software reset command */
  590. /* CPIC - CPM Interrupt Controller */
  592. /* CPM Interrupt Configuration Register definitions */
  594. #define CPIC_CICR_SPS 0x00000001 /* spread SCC priority scheme */
  595. #define CPIC_CICR_VBA 0x000000e0 /* vector base address */
  596. #define CPIC_CICR_HP 0x00001f00 /* highest priority source */
  597. #define CPIC_CICR_IRL 0x0000e000 /* interrupt request level */
  598. #define CPIC_CICR_SCaP_1 0x00000000 /* SCCa will be used by SCC1 */
  599. #define CPIC_CICR_SCaP_2 0x00010000 /* SCCa will be used by SCC2 */
  600. #define CPIC_CICR_SCaP_3 0x00020000 /* SCCa will be used by SCC3 */
  601. #define CPIC_CICR_SCaP_4 0x00030000 /* SCCa will be used by SCC4 */
  602. #define CPIC_CICR_SCbP_1 0x00000000 /* SCCb will be used by SCC1 */
  603. #define CPIC_CICR_SCbP_2 0x00040000 /* SCCb will be used by SCC2 */
  604. #define CPIC_CICR_SCbP_3 0x00080000 /* SCCb will be used by SCC3 */
  605. #define CPIC_CICR_SCbP_4 0x000c0000 /* SCCb will be used by SCC4 */
  606. #define CPIC_CICR_SCcP_1 0x00000000 /* SCCc will be used by SCC1 */
  607. #define CPIC_CICR_SCcP_2 0x00100000 /* SCCc will be used by SCC2 */
  608. #define CPIC_CICR_SCcP_3 0x00200000 /* SCCc will be used by SCC3 */
  609. #define CPIC_CICR_SCcP_4 0x00300000 /* SCCc will be used by SCC4 */
  610. #define CPIC_CICR_SCdP_1 0x00000000 /* SCCd will be used by SCC1 */
  611. #define CPIC_CICR_SCdP_2 0x00400000 /* SCCd will be used by SCC2 */
  612. #define CPIC_CICR_SCdP_3 0x00800000 /* SCCd will be used by SCC3 */
  613. #define CPIC_CICR_SCdP_4 0x00c00000 /* SCCd will be used by SCC4 */
  615. /* CPM Interrupt Pending, Mask, and In-Serivice Register definitions */
  617. #define CPIC_CIXR_PC11 0x00000002 /* PC11 interrupt source */
  618. #define CPIC_CIXR_PC10 0x00000004 /* PC10 interrupt source */
  619. #define CPIC_CIXR_SMC2 0x00000008 /* SMC2 interrupt source */
  620. #define CPIC_CIXR_SMC1 0x00000010 /* SMC1 interrupt source */
  621. #define CPIC_CIXR_SPI 0x00000020 /* SPI interrupt source */
  622. #define CPIC_CIXR_PC9 0x00000040 /* PC9 interrupt source */
  623. #define CPIC_CIXR_TMR4 0x00000080 /* TMR4 interrupt source */
  624. #define CPIC_CIXR_PC8 0x00000200 /* PC8 interrupt source */
  625. #define CPIC_CIXR_PC7 0x00000400 /* PC7 interrupt source */
  626. #define CPIC_CIXR_PC6 0x00000800 /* PC6 interrupt source */
  627. #define CPIC_CIXR_TMR3 0x00001000 /* TMR3 interrupt source */
  628. #define CPIC_CIXR_PC5 0x00004000 /* PC5 interrupt source */
  629. #define CPIC_CIXR_PC4 0x00008000 /* PC4 interrupt source */
  630. #define CPIC_CIXR_RTT 0x00020000 /* RTT interrupt source */
  631. #define CPIC_CIXR_TMR2 0x00040000 /* TMR2 interrupt source */
  632. #define CPIC_CIXR_IDMA2 0x00100000 /* IDMA2 interrupt source */
  633. #define CPIC_CIXR_IDMA1 0x00200000 /* IDMA1 interrupt source */
  634. #define CPIC_CIXR_SDMA 0x00400000 /* SDMA interrupt source */
  635. #define CPIC_CIXR_PC3 0x00800000 /* PC3 interrupt source */
  636. #define CPIC_CIXR_PC2 0x01000000 /* PC2 interrupt source */
  637. #define CPIC_CIXR_TMR1 0x02000000 /* TMR1 interrupt source */
  638. #define CPIC_CIXR_PC1 0x04000000 /* PC1 interrupt source */
  639. #define CPIC_CIXR_SCC4 0x08000000 /* SCC4 interrupt source */
  640. #define CPIC_CIXR_SCC3 0x10000000 /* SCC3 interrupt source */
  641. #define CPIC_CIXR_SCC2 0x20000000 /* SCC2 interrupt source */
  642. #define CPIC_CIXR_SCC1 0x40000000 /* SCC1 interrupt source */
  643. #define CPIC_CIXR_PC0 0x80000000 /* PC0 interrupt source */
  645. /* CPM Based Interrupt Vectors offsets */
  647. #define INT_OFF_ERR 0x0
  648. #define INT_OFF_PC11 0x1
  649. #define INT_OFF_PC10 0x2
  650. #define INT_OFF_SMC2 0x3
  651. #define INT_OFF_SMC1 0x4
  652. #define INT_OFF_SPI 0x5
  653. #define INT_OFF_PC9 0x6
  654. #define INT_OFF_TMR4 0x7
  655. #define INT_OFF_RES1 0x8
  656. #define INT_OFF_PC8 0x9
  657. #define INT_OFF_PC7 0xa
  658. #define INT_OFF_PC6 0xb
  659. #define INT_OFF_TMR3 0xc
  660. #define INT_OFF_RES2 0xd
  661. #define INT_OFF_PC5 0xe
  662. #define INT_OFF_PC4 0xf
  663. #define INT_OFF_RES3 0x10
  664. #define INT_OFF_RISC 0x11
  665. #define INT_OFF_TMR2 0x12
  666. #define INT_OFF_RES4 0x13
  667. #define INT_OFF_IDMA2 0x14
  668. #define INT_OFF_IDMA1 0x15
  669. #define INT_OFF_SDMA 0x16
  670. #define INT_OFF_PC3 0x17
  671. #define INT_OFF_PC2 0x18
  672. #define INT_OFF_TMR1 0x19
  673. #define INT_OFF_PC1 0x1a
  674. #define INT_OFF_SCC4 0x1b
  675. #define INT_OFF_SCC3 0x1c
  676. #define INT_OFF_SCC2 0x1d
  677. #define INT_OFF_SCC1 0x1e
  678. #define INT_OFF_PC0 0x1f
  680. /* CPM Based Interrupt Vectors addresses */
  682. #define INT_CPM_BASE(base) (*M360_CPM_CICR(base) & CPIC_CICR_VBA)
  684. #define INT_VEC_ERR(base) (INT_OFF_ERR   | INT_CPM_BASE(base))
  685. #define INT_VEC_PC11(base) (INT_OFF_PC11  | INT_CPM_BASE(base))
  686. #define INT_VEC_PC10(base) (INT_OFF_PC10  | INT_CPM_BASE(base))
  687. #define INT_VEC_SMC2(base) (INT_OFF_SMC2  | INT_CPM_BASE(base))
  688. #define INT_VEC_SMC1(base) (INT_OFF_SMC1  | INT_CPM_BASE(base))
  689. #define INT_VEC_SPI(base) (INT_OFF_SPI   | INT_CPM_BASE(base))
  690. #define INT_VEC_PC9(base) (INT_OFF_PC9   | INT_CPM_BASE(base))
  691. #define INT_VEC_TMR4(base) (INT_OFF_TMR4  | INT_CPM_BASE(base))
  692. #define INT_VEC_RES1(base) (INT_OFF_RES1  | INT_CPM_BASE(base))
  693. #define INT_VEC_PC8(base) (INT_OFF_PC8   | INT_CPM_BASE(base))
  694. #define INT_VEC_PC7(base) (INT_OFF_PC7   | INT_CPM_BASE(base))
  695. #define INT_VEC_PC6(base) (INT_OFF_PC6   | INT_CPM_BASE(base))
  696. #define INT_VEC_TMR3(base) (INT_OFF_TMR3  | INT_CPM_BASE(base))
  697. #define INT_VEC_RES2(base) (INT_OFF_RES2  | INT_CPM_BASE(base))
  698. #define INT_VEC_PC5(base) (INT_OFF_PC5   | INT_CPM_BASE(base))
  699. #define INT_VEC_PC4(base) (INT_OFF_PC4   | INT_CPM_BASE(base))
  700. #define INT_VEC_RES3(base) (INT_OFF_RES3  | INT_CPM_BASE(base))
  701. #define INT_VEC_RISC(base) (INT_OFF_RISC  | INT_CPM_BASE(base))
  702. #define INT_VEC_TMR2(base) (INT_OFF_TMR2  | INT_CPM_BASE(base))
  703. #define INT_VEC_RES4(base) (INT_OFF_RES4  | INT_CPM_BASE(base))
  704. #define INT_VEC_IDMA2(base) (INT_OFF_IDMA2 | INT_CPM_BASE(base))
  705. #define INT_VEC_IDMA1(base) (INT_OFF_IDMA1 | INT_CPM_BASE(base))
  706. #define INT_VEC_SDMA(base) (INT_OFF_SDMA  | INT_CPM_BASE(base))
  707. #define INT_VEC_PC3(base) (INT_OFF_PC3   | INT_CPM_BASE(base))
  708. #define INT_VEC_PC2(base) (INT_OFF_PC2   | INT_CPM_BASE(base))
  709. #define INT_VEC_TMR1(base) (INT_OFF_TMR1  | INT_CPM_BASE(base))
  710. #define INT_VEC_PC1(base) (INT_OFF_PC1   | INT_CPM_BASE(base))
  711. #define INT_VEC_SCC4(base) (INT_OFF_SCC4  | INT_CPM_BASE(base))
  712. #define INT_VEC_SCC3(base) (INT_OFF_SCC3  | INT_CPM_BASE(base))
  713. #define INT_VEC_SCC2(base) (INT_OFF_SCC2  | INT_CPM_BASE(base))
  714. #define INT_VEC_SCC1(base) (INT_OFF_SCC1  | INT_CPM_BASE(base))
  715. #define INT_VEC_PC0(base) (INT_OFF_PC0   | INT_CPM_BASE(base))
  717. /* IDMA - Independent Direct Memory Access */
  718.  
  719. /* IDMA Configuration Register definitions */
  721. #define IDMA_ICCR_IAID 0x0070 /* IDMA arbitration ID */
  722. #define IDMA_ICCR_ISM 0x0700 /* interrupt service mask */
  723. #define IDMA_ICCR_ARBP_1 0x0000 /* ch 1 priority over ch 2 */
  724. #define IDMA_ICCR_ARBP_2 0x1000 /* ch 2 priority over ch 1 */
  725. #define IDMA_ICCR_ARBP_ROT 0x2000 /* rotating priority of IDMAs */
  726. #define IDMA_ICCR_FRZ_DIS 0x0000 /* ignore the FREEZE signal */
  727. #define IDMA_ICCR_FRZ_EN 0x4000 /* freeze on FREEZE signal */
  728. #define IDMA_ICCR_STP 0x8000 /* stop sys clk to IDMA chnls */
  730. /* SDMA - Serial Direct Memory Access */
  731.  
  732. /* SDMA Configuration Register definitions */
  734. #define SDMA_SDCR_INTB 0x0001 /* breakpoint interrupt mask */
  735. #define SDMA_SDCR_INTE 0x0002 /* bus error interrupt mask */
  736. #define SDMA_SDCR_INTR 0x0004 /* reserved interrupt mask */
  737. #define SDMA_SDCR_SAID 0x0070 /* SDMA arbitration ID */
  738. #define SDMA_SDCR_SISM 0x0700 /* interrupt service mask */
  739. #define SDMA_SDCR_FRZ_DIS 0x0000 /* ignore the FREEZE signal */
  740. #define SDMA_SDCR_FRZ_EN 0x4000 /* freeze on FREEZE signal */
  742. /* TMR - Timers */
  744. /* TMR Global Configuration Register definitions */
  746. #define TMR_TGCR_RST1 0x0001 /* reset/enable timer 1 */
  747. #define TMR_TGCR_STP1 0x0002 /* stop timer 1 */
  748. #define TMR_TGCR_FRZ1 0x0004 /* halt timer 1 on FREEZE */
  749. #define TMR_TGCR_GM1 0x0008 /* normal gate mode on TGATE1 */
  750. #define TMR_TGCR_RST2 0x0010 /* reset/enable timer 2 */
  751. #define TMR_TGCR_STP2 0x0020 /* stop timer 2 */
  752. #define TMR_TGCR_FRZ2 0x0040 /* halt timer 2 on FREEZE */
  753. #define TMR_TGCR_CAS2 0x0080 /* cascade timers 1 and 2 */
  754. #define TMR_TGCR_RST3 0x0100 /* reset/enable timer 3 */
  755. #define TMR_TGCR_STP3 0x0200 /* stop timer 3 */
  756. #define TMR_TGCR_FRZ3 0x0400 /* halt timer 3 on FREEZE */
  757. #define TMR_TGCR_GM2 0x0800 /* normal gate mode on TGATE2 */
  758. #define TMR_TGCR_RST4 0x1000 /* reset/enable timer 4 */
  759. #define TMR_TGCR_STP4 0x2000 /* stop timer 4 */
  760. #define TMR_TGCR_FRZ4 0x4000 /* halt timer 4 on FREEZE */
  761. #define TMR_TGCR_CAS4 0x8000 /* cascade timers 3 and 4 */
  763. /* TMR Mode Register definitions */
  765. #define TMR_TMR_GE 0x0001 /* enable TGATE signal */
  766. #define TMR_TMR_ICLK_CAS 0x0000 /* input is output of timer */
  767. #define TMR_TMR_ICLK_CLK 0x0002 /* input is general sys clock */
  768. #define TMR_TMR_ICLK_CLK16 0x0004 /* input is sys clock div 16 */
  769. #define TMR_TMR_ICLK_TIN 0x0006 /* input is TIN pin */
  770. #define TMR_TMR_FRR 0x0008 /* free run/restart timer */
  771. #define TMR_TMR_ORI 0x0010 /* output interrupt enable */
  772. #define TMR_TMR_OM 0x0020 /* output mode */
  773. #define TMR_TMR_CE 0x00c0 /* capture edge for TIN input */
  774. #define TMR_TMR_PS 0xff00 /* prescaler value */
  776. /* TMR Event Register definitions */
  778. #define TMR_TER_CAP 0x0001 /* capture event occurred */
  779. #define TMR_TER_REF 0x0002 /* reference event occurred */
  781. /* SI - Serial Interface */
  783. /* SI Mode Register definitions */
  785. #define SI_SIMODE_TFSDa 0x00000003 /* transmit frame sync delay */
  786. #define SI_SIMODE_GMa 0x00000004 /* grant mode TDM a */
  787. #define SI_SIMODE_FEa 0x00000008 /* frame sync edge TDM a */
  788. #define SI_SIMODE_CEa 0x00000010 /* clock edge TDM a */
  789. #define SI_SIMODE_STZa 0x00000020 /* set L1TXDa to zero TDM a */
  790. #define SI_SIMODE_CRTa 0x00000040 /* common Rx/Tx pins TDM a */
  791. #define SI_SIMODE_DSCa 0x00000080 /* double speed clk TDM a */
  792. #define SI_SIMODE_RFSDa 0x00000300 /* receive frame sync delay */
  793. #define SI_SIMODE_SDMa 0x00000c00 /* SI diagnostic mode TDM a */
  794. #define SI_SIMODE_SMC1CS 0x00007000 /* SMC1 clk source (NMSI) */
  795. #define SI_SIMODE_SMC1 0x00008000 /* SMC1 connection (NMSI) */
  796. #define SI_SIMODE_TFSDb 0x00030000 /* transmit frame sync delay */
  797. #define SI_SIMODE_GMb 0x00040000 /* grant mode TDM b */
  798. #define SI_SIMODE_FEb 0x00080000 /* frame sync edge TDM b */
  799. #define SI_SIMODE_CEb 0x00100000 /* clock edge TDM b */
  800. #define SI_SIMODE_STZb 0x00200000 /* set L1TXDb to zero TDM b */
  801. #define SI_SIMODE_CRTb 0x00400000 /* common Rx/Tx pins TDM a */
  802. #define SI_SIMODE_DSCb 0x00800000 /* double speed clock TDM b */
  803. #define SI_SIMODE_RFSDb 0x03000000 /* receive frame sync delay */
  804. #define SI_SIMODE_SDMb 0x0c000000 /* SI diagnostic mode TDM b */
  805. #define SI_SIMODE_SMC2CS 0x70000000 /* SMC2 clk source (NMSI) */
  806. #define SI_SIMODE_SMC2 0x80000000 /* SMC2 connection (NMSI) */
  808. /* SI Clock Route Register definitions */
  810. #define SI_SICR_TCS 0x07 /* transmit clock source SCC */
  811. #define SI_SICR_RCS 0x38 /* receive clock source SCC */
  812. #define SI_SICR_SC 0x40 /* SCC connection (NMSI) */
  813. #define SI_SICR_GR 0x80 /* grant support by SCC */
  815. /* BRG - Baud Rate Generator */
  817. /* BRG Configuration Register definitions */
  819. #define BRG_CR_DIV16 0x00001 /* BRG clock prescale div 16 */
  820. #define BRG_CR_CD 0x01ffe /* clock divider */
  821. #define BRG_CR_ATB 0x02000 /* autobaud support */
  822. #define BRG_CR_EXT_BRGCLK 0x00000 /* external clk source BRGCLK */
  823. #define BRG_CR_EXT_CLK2 0x04000 /* external clk source CLK2 */
  824. #define BRG_CR_EXT_CLK6 0x08000 /* external clk source CLK6 */
  825. #define BRG_CR_EN 0x10000 /* enable BRG count */
  826. #define BRG_CR_RST 0x20000 /* perform reset on BRG */
  828. /* SCC - Serial Communication Controller */
  830. /* General SCC Mode Register definitions */
  832. #define SCC_GSMRL_HDLC 0x00000000 /* HDLC mode */
  833. #define SCC_GSMRL_APPLETALK 0x00000002 /* AppleTalk mode (LocalTalk) */
  834. #define SCC_GSMRL_SS7 0x00000003 /* SS7 mode (microcode) */
  835. #define SCC_GSMRL_UART 0x00000004 /* UART mode */
  836. #define SCC_GSMRL_PROFI_BUS 0x00000005 /* Profi-Bus mode (microcode) */
  837. #define SCC_GSMRL_ASYNC_HDLC 0x00000006 /* async HDLC mode (microcode)*/
  838. #define SCC_GSMRL_V14 0x00000007 /* V.14 mode */
  839. #define SCC_GSMRL_BISYNC 0x00000008 /* BISYNC mode */
  840. #define SCC_GSMRL_DDCMP 0x00000009 /* DDCMP mode (microcode) */
  841. #define SCC_GSMRL_ETHERNET 0x0000000c /* ethernet mode (SCC1 only) */
  842. #define SCC_GSMRL_ENT 0x00000010 /* enable transmitter */
  843. #define SCC_GSMRL_ENR 0x00000020 /* enable receiver */
  844. #define SCC_GSMRL_LOOPBACK 0x00000040 /* local loopback mode */
  845. #define SCC_GSMRL_ECHO 0x00000080 /* automatic echo mode */
  846. #define SCC_GSMRL_TENC 0x00000700 /* transmitter encoding method*/
  847. #define SCC_GSMRL_RENC 0x00003800 /* receiver encoding method */
  848. #define SCC_GSMRL_RDCR_X8 0x00004000 /* receive DPLL clock x8 */
  849. #define SCC_GSMRL_RDCR_X16 0x00008000 /* receive DPLL clock x16 */
  850. #define SCC_GSMRL_RDCR_X32 0x0000c000 /* receive DPLL clock x32 */
  851. #define SCC_GSMRL_TDCR_X8 0x00010000 /* transmit DPLL clock x8 */
  852. #define SCC_GSMRL_TDCR_X16 0x00020000 /* transmit DPLL clock x16 */
  853. #define SCC_GSMRL_TDCR_X32 0x00030000 /* transmit DPLL clock x32 */
  854. #define SCC_GSMRL_TEND 0x00040000 /* transmitter frame ending */
  855. #define SCC_GSMRL_TPP_00 0x00180000 /* Tx preamble pattern = 00 */
  856. #define SCC_GSMRL_TPP_10 0x00080000 /* Tx preamble pattern = 10 */
  857. #define SCC_GSMRL_TPP_01 0x00100000 /* Tx preamble pattern = 01 */
  858. #define SCC_GSMRL_TPP_11 0x00180000 /* Tx preamble pattern = 11 */
  859. #define SCC_GSMRL_TPL_NONE 0x00000000 /* no Tx preamble (default) */
  860. #define SCC_GSMRL_TPL_8 0x00200000 /* Tx preamble = 1 byte */
  861. #define SCC_GSMRL_TPL_16 0x00400000 /* Tx preamble = 2 bytes */
  862. #define SCC_GSMRL_TPL_32 0x00600000 /* Tx preamble = 4 bytes */
  863. #define SCC_GSMRL_TPL_48 0x00800000 /* Tx preamble = 6 bytes */
  864. #define SCC_GSMRL_TPL_64 0x00a00000 /* Tx preamble = 8 bytes */
  865. #define SCC_GSMRL_TPL_128 0x00c00000 /* Tx preamble = 16 bytes */
  866. #define SCC_GSMRL_TINV 0x01000000 /* DPLL transmit input invert */
  867. #define SCC_GSMRL_RINV 0x02000000 /* DPLL receive input invert */
  868. #define SCC_GSMRL_TSNC 0x0c000000 /* transmit sense */
  869. #define SCC_GSMRL_TCI 0x10000000 /* transmit clock invert */
  870. #define SCC_GSMRL_EDGE 0x60000000 /* adjustment edge +/- */
  872. #define SCC_GSMRH_RSYN 0x00000001 /* receive sync timing*/
  873. #define SCC_GSMRH_RTSM 0x00000002 /* RTS* mode */
  874. #define SCC_GSMRH_SYNL 0x0000000c /* sync length */
  875. #define SCC_GSMRH_TXSY 0x00000010 /* transmitter/receiver sync */
  876. #define SCC_GSMRH_RFW 0x00000020 /* Rx FIFO width */
  877. #define SCC_GSMRH_TFL 0x00000040 /* transmit FIFO length */
  878. #define SCC_GSMRH_CTSS 0x00000080 /* CTS* sampling */
  879. #define SCC_GSMRH_CDS 0x00000100 /* CD* sampling */
  880. #define SCC_GSMRH_CTSP 0x00000200 /* CTS* pulse */
  881. #define SCC_GSMRH_CDP 0x00000400 /* CD* pulse */
  882. #define SCC_GSMRH_TTX 0x00000800 /* transparent transmitter */
  883. #define SCC_GSMRH_TRX 0x00001000 /* transparent receiver */
  884. #define SCC_GSMRH_REVD 0x00002000 /* reverse data */
  885. #define SCC_GSMRH_TCRC 0x0000c000 /* transparent CRC */
  886. #define SCC_GSMRH_GDE 0x00010000 /* glitch detect enable */
  888. /* SCC UART protocol specific parameters */
  890. typedef struct /* SCC_UART_PROTO */
  891.     {
  892.     UINT32 res1; /* reserved */
  893.     UINT32 res2; /* reserved */
  894.     UINT16 maxIdl; /* maximum idle characters */
  895.     UINT16 idlc; /* temporary idle counter */
  896.     UINT16 brkcr; /* break count register (transmit) */
  897.     UINT16 parec; /* receive parity error counter */
  898.     UINT16 frmer; /* receive framing error counter */
  899.     UINT16 nosec; /* receive noise counter */
  900.     UINT16 brkec; /* receive break condition counter */
  901.     UINT16 brkln; /* last received break length */
  902.     UINT16 uaddr1; /* uart address character 1 */
  903.     UINT16 uaddr2; /* uart address character 2 */
  904.     UINT16 rtemp; /* temp storage */
  905.     UINT16 toseq; /* transmit out-of-sequence character */
  906.     UINT16 character1; /* control character 1 */
  907.     UINT16 character2; /* control character 2 */
  908.     UINT16 character3; /* control character 3 */
  909.     UINT16 character4; /* control character 4 */
  910.     UINT16 character5; /* control character 5 */
  911.     UINT16 character6; /* control character 6 */
  912.     UINT16 character7; /* control character 7 */
  913.     UINT16 character8; /* control character 8 */
  914.     UINT16 rccm; /* receive control character mask */
  915.     UINT16 rccr; /* receive control character register */
  916.     UINT16 rlbc; /* receive last break character */
  917.     } SCC_UART_PROTO;
  919. /* SCC UART Protocol Specific Mode Register definitions */
  921. #define SCC_UART_PSMR_TPM_ODD 0x0000 /* odd parity mode (Tx) */
  922. #define SCC_UART_PSMR_TPM_LOW 0x0001 /* low parity mode (Tx) */
  923. #define SCC_UART_PSMR_TPM_EVEN 0x0002 /* even parity mode (Tx) */
  924. #define SCC_UART_PSMR_TPM_HIGH 0x0003 /* high parity mode (Tx) */
  925. #define SCC_UART_PSMR_RPM_ODD 0x0000 /* odd parity mode (Rx) */
  926. #define SCC_UART_PSMR_RPM_LOW 0x0004 /* low parity mode (Rx) */
  927. #define SCC_UART_PSMR_RPM_EVEN 0x0008 /* even parity mode (Rx) */
  928. #define SCC_UART_PSMR_RPM_HIGH 0x000c /* high parity mode (Rx) */
  929. #define SCC_UART_PSMR_PEN 0x0010 /* parity enable */
  930. #define SCC_UART_PSMR_DRT 0x0040 /* disable Rx while Tx */
  931. #define SCC_UART_PSMR_SYN 0x0080 /* synchronous mode */
  932. #define SCC_UART_PSMR_RZS 0x0100 /* receive zero stop bits */
  933. #define SCC_UART_PSMR_FRZ 0x0200 /* freeze transmission */
  934. #define SCC_UART_PSMR_UM_NML 0x0000 /* noraml UART operation */
  935. #define SCC_UART_PSMR_UM_MULT_M 0x0400 /* multidrop non-auto mode */
  936. #define SCC_UART_PSMR_UM_MULT_A 0x0c00 /* multidrop automatic mode */
  937. #define SCC_UART_PSMR_CL_5BIT 0x0000 /* 5 bit character length */
  938. #define SCC_UART_PSMR_CL_6BIT 0x1000 /* 6 bit character length */
  939. #define SCC_UART_PSMR_CL_7BIT 0x2000 /* 7 bit character length */
  940. #define SCC_UART_PSMR_CL_8BIT 0x3000 /* 8 bit character length */
  941. #define SCC_UART_PSMR_SL 0x4000 /* 1 or 2 bit stop length */
  942. #define SCC_UART_PSMR_FLC 0x8000 /* flow control */
  944. /* SCC UART Event and Mask Register definitions */
  946. #define SCC_UART_SCCX_RX  0x0001 /* buffer received */
  947. #define SCC_UART_SCCX_TX  0x0002 /* buffer transmitted */
  948. #define SCC_UART_SCCX_BSY  0x0004 /* busy condition */
  949. #define SCC_UART_SCCX_CCR  0x0008 /* control character received */
  950. #define SCC_UART_SCCX_BRK_S  0x0020   /* break start */
  951. #define SCC_UART_SCCX_BRK_E  0x0040 /* break end */
  952. #define SCC_UART_SCCX_GRA  0x0080 /* graceful stop complete */
  953. #define SCC_UART_SCCX_IDL 0x0100 /* idle sequence stat changed */
  954. #define SCC_UART_SCCX_AB   0x0200 /* autobaud lock */
  955. #define SCC_UART_SCCX_GL_T  0x0800 /* glitch on Tx */
  956. #define SCC_UART_SCCX_GL_R  0x1000 /* glitch on Rx */
  958. /* SCC UART Receive Buffer Descriptor definitions */
  960. #define SCC_UART_RX_BD_CD 0x0001 /* carrier detect loss */
  961. #define SCC_UART_RX_BD_OV 0x0002 /* receiver overrun */
  962. #define SCC_UART_RX_BD_PR 0x0008 /* parity error */
  963. #define SCC_UART_RX_BD_FR 0x0010 /* framing error */
  964. #define SCC_UART_RX_BD_BR 0x0020 /* break received */
  965. #define SCC_UART_RX_BD_AM 0x0080 /* address match */
  966. #define SCC_UART_RX_BD_ID 0x0100 /* buf closed on IDLES */
  967. #define SCC_UART_RX_BD_CM 0x0200 /* continous mode */
  968. #define SCC_UART_RX_BD_ADDR 0x0400 /* buffer contains address */
  969. #define SCC_UART_RX_BD_CNT 0x0800 /* control character */
  970. #define SCC_UART_RX_BD_INT 0x1000 /* interrupt generated */
  971. #define SCC_UART_RX_BD_WRAP 0x2000 /* wrap back to first BD */
  972. #define SCC_UART_RX_BD_EMPTY 0x8000 /* buffer is empty */
  974. /* SCC UART Transmit Buffer Descriptor definitions */
  976. #define SCC_UART_TX_BD_CT 0x0001 /* cts was lost during tx */
  977. #define SCC_UART_TX_BD_NS 0x0080 /* no stop bit transmitted */
  978. #define SCC_UART_TX_BD_PREAMBLE 0x0100 /* enable preamble */
  979. #define SCC_UART_TX_BD_CM 0x0200 /* continous mode */
  980. #define SCC_UART_TX_BD_ADDR 0x0400 /* buffer contains address */
  981. #define SCC_UART_TX_BD_CTSR 0x0800 /* normal cts error reporting */
  982. #define SCC_UART_TX_BD_INT 0x1000 /* interrupt generated */
  983. #define SCC_UART_TX_BD_WRAP 0x2000 /* wrap back to first BD */
  984. #define SCC_UART_TX_BD_READY 0x8000 /* buffer is being sent */
  986. /* SCC Ethernet protocol specific parameters */
  988. typedef struct /* SCC_ETHER_PROTO */
  989.     {
  990.     UINT32 c_pres; /* preset CRC */
  991.     UINT32 c_mask; /* constant mask for CRC */
  992.     UINT32 crcec; /* CRC error counter */
  993.     UINT32 alec; /* alignment error counter */
  994.     UINT32 disfc; /* discard frame counter */
  995.     UINT16 pads; /* short frame pad value */
  996.     UINT16 ret_lim; /* retry limit threshold */
  997.     UINT16 ret_cnt; /* retry limit counter */
  998.     UINT16 mflr; /* maximum frame length register */
  999.     UINT16 minflr; /* minimum frame length register */
  1000.     UINT16 maxd1; /* max DMA1 length register */
  1001.     UINT16 maxd2; /* max DMA2 length register */
  1002.     UINT16 maxd; /* Rx max DMA */
  1003.     UINT16 dma_cnt; /* Rx DMA counter */
  1004.     UINT16 max_b; /* max BD byte count */
  1005.     UINT16 gaddr1; /* group address filter 1 */
  1006.     UINT16 gaddr2; /* group address filter 2 */
  1007.     UINT16 gaddr3; /* group address filter 3 */
  1008.     UINT16 gaddr4; /* group address filter 4 */
  1009.     UINT32 tbuf0_data0; /* save area 0 - current frame */
  1010.     UINT32 tbuf0_data1; /* save area 1 - current frame */
  1011.     UINT32 tbuf0_rba0; /* ? */
  1012.     UINT32 tbuf0_crc; /* ? */
  1013.     UINT16 tbuf0_bcnt; /* ? */
  1014.     UINT16 paddr1_h; /* physical address 1 (MSB) */
  1015.     UINT16 paddr1_m; /* physical address 1 */
  1016.     UINT16 paddr1_l; /* physical address 1 (LSB) */
  1017.     UINT16 p_per; /* persistence */
  1018.     UINT16 rfbd_ptr; /* Rx first BD pointer */
  1019.     UINT16 tfbd_ptr; /* Tx first BD pointer */
  1020.     UINT16 tlbd_ptr; /* Tx last BD pointer */
  1021.     UINT32 tbuf1_data0; /* save area 0 - next frame */
  1022.     UINT32 tbuf1_data1; /* ? */
  1023.     UINT32 tbuf1_rba0; /* ? */
  1024.     UINT32 tbuf1_crc; /* ? */
  1025.     UINT16 tbuf1_bcnt; /* ? */
  1026.     UINT16 tx_len; /* Tx frame length counter */
  1027.     UINT16 iaddr1; /* individual address filter 1 */
  1028.     UINT16 iaddr2; /* individual address filter 2 */
  1029.     UINT16 iaddr3; /* individual address filter 3 */
  1030.     UINT16 iaddr4; /* individual address filter 4 */
  1031.     UINT16 boff_cnt; /* backoff counter */
  1032.     UINT16 taddr_h; /* temp address (MSB) */
  1033.     UINT16 taddr_m; /* temp address */
  1034.     UINT16 taddr_l; /* temp address (LSB) */
  1035.     } SCC_ETHER_PROTO;
  1037. /* SCC Ethernet Protocol Specific Mode Register definitions */
  1039. #define SCC_ETHER_PSMR_NIB_13 0x0000 /* SFD 13 bits after TENA */
  1040. #define SCC_ETHER_PSMR_NIB_14 0x0002 /* SFD 14 bits after TENA */
  1041. #define SCC_ETHER_PSMR_NIB_15 0x0004 /* SFD 15 bits after TENA */
  1042. #define SCC_ETHER_PSMR_NIB_16 0x0006 /* SFD 16 bits after TENA */
  1043. #define SCC_ETHER_PSMR_NIB_21 0x0008 /* SFD 21 bits after TENA */
  1044. #define SCC_ETHER_PSMR_NIB_22 0x000a /* SFD 22 bits after TENA */
  1045. #define SCC_ETHER_PSMR_NIB_23 0x000c /* SFD 23 bits after TENA */
  1046. #define SCC_ETHER_PSMR_NIB_24 0x000e /* SFD 24 bits after TENA */
  1047. #define SCC_ETHER_PSMR_LCW 0x0100 /* late collision window */
  1048. #define SCC_ETHER_PSMR_SIP 0x0200 /* sample input pins */
  1049. #define SCC_ETHER_PSMR_LPB 0x0400 /* loopback operation */
  1050. #define SCC_ETHER_PSMR_SBT 0x0800 /* stop backoff timer */
  1051. #define SCC_ETHER_PSMR_BRO 0x0100 /* broadcast address */
  1052. #define SCC_ETHER_PSMR_PRO 0x0200 /* promiscuous mode */
  1053. #define SCC_ETHER_PSMR_CRC 0x0800 /* CRC selection */
  1054. #define SCC_ETHER_PSMR_IAM 0x1000 /* individual address mode */
  1055. #define SCC_ETHER_PSMR_RSH 0x2000 /* receive short frame */
  1056. #define SCC_ETHER_PSMR_FC 0x4000 /* force collision */
  1057. #define SCC_ETHER_PSMR_HBC 0x8000 /* heartbeat checking*/
  1059. /* SCC Ethernet Event and Mask Register definitions */
  1061. #define SCC_ETHER_SCCX_RXB  0x0001 /* buffer received event */
  1062. #define SCC_ETHER_SCCX_TXB  0x0002 /* buffer transmitted event */
  1063. #define SCC_ETHER_SCCX_BSY  0x0004 /* busy condition */
  1064. #define SCC_ETHER_SCCX_RXF  0x0008 /* frame received event */
  1065. #define SCC_ETHER_SCCX_TXE 0x0010 /* transmission error event */
  1066. #define SCC_ETHER_SCCX_GRA  0x0080 /* graceful stop event */
  1068. /* SCC Ethernet Receive Buffer Descriptor definitions */
  1070. #define SCC_ETHER_RX_BD_CL 0x0001 /* collision condition */
  1071. #define SCC_ETHER_RX_BD_OV 0x0002 /* overrun condition */
  1072. #define SCC_ETHER_RX_BD_CR 0x0004 /* Rx CRC error */
  1073. #define SCC_ETHER_RX_BD_SH 0x0008 /* short frame received */
  1074. #define SCC_ETHER_RX_BD_NO 0x0010 /* Rx nonoctet aligned frame */
  1075. #define SCC_ETHER_RX_BD_LG 0x0020 /* Rx frame length violation */
  1076. #define SCC_ETHER_RX_BD_M 0x0100 /* miss bit for prom mode */
  1077. #define SCC_ETHER_RX_BD_F 0x0400 /* buffer is first in frame */
  1078. #define SCC_ETHER_RX_BD_L 0x0800 /* buffer is last in frame */
  1079. #define SCC_ETHER_RX_BD_I 0x1000 /* interrupt on receive */
  1080. #define SCC_ETHER_RX_BD_W 0x2000 /* last BD in ring */
  1081. #define SCC_ETHER_RX_BD_E 0x8000 /* buffer is empty */
  1083. /* SCC Ethernet Transmit Buffer Descriptor definitions */
  1085. #define SCC_ETHER_TX_BD_CSL 0x0001 /* carrier sense lost */
  1086. #define SCC_ETHER_TX_BD_UN 0x0002 /* underrun */
  1087. #define SCC_ETHER_TX_BD_RC 0x003c /* retry count */
  1088. #define SCC_ETHER_TX_BD_RL 0x0040 /* retransmission limit */
  1089. #define SCC_ETHER_TX_BD_LC 0x0080 /* late collision */
  1090. #define SCC_ETHER_TX_BD_HB 0x0100 /* heartbeat */
  1091. #define SCC_ETHER_TX_BD_DEF 0x0200 /* defer indication */
  1092. #define SCC_ETHER_TX_BD_TC 0x0400 /* auto transmit CRC */
  1093. #define SCC_ETHER_TX_BD_L 0x0800 /* buffer is last in frame */
  1094. #define SCC_ETHER_TX_BD_I 0x1000 /* interrupt on transmit */
  1095. #define SCC_ETHER_TX_BD_W 0x2000 /* last BD in ring */
  1096. #define SCC_ETHER_TX_BD_PAD 0x4000 /* auto pad short frames */
  1097. #define SCC_ETHER_TX_BD_R 0x8000 /* buffer is ready */
  1099. /* SCC - Serial Comunications Controller */
  1100.  
  1101. typedef struct          /* SCC_BUF */
  1102.     {
  1103.     UINT16 statusMode; /* status and control */
  1104.     UINT16 dataLength; /* length of data buffer in bytes */
  1105.     u_char * dataPointer; /* points to data buffer */
  1106.     } SCC_BUF;
  1107.  
  1108. typedef struct          /* SCC_PARAM */
  1109.     {
  1110.     UINT16 rbase; /* Rx buffer descriptor base address */
  1111.     UINT16 tbase; /* Tx buffer descriptor base address */
  1112.     UINT8 rfcr; /* Rx function code */
  1113.     UINT8 tfcr; /* Tx function code */
  1114.     UINT16 mrblr; /* maximum receive buffer length */
  1115.     UINT32 rstate; /* Rx internal state */
  1116.     UINT32 res1; /* reserved/internal */
  1117.     UINT16 rbptr; /* Rx buffer descriptor pointer */
  1118.     UINT16 res2; /* reserved/internal */
  1119.     UINT32 res3; /* reserved/internal */
  1120.     UINT32 tstate; /* Tx internal state */
  1121.     UINT32 res4; /* reserved/internal */
  1122.     UINT16 tbptr; /* Tx buffer descriptor pointer */
  1123.     UINT16 res5; /* reserved/internal */
  1124.     UINT32 res6; /* reserved/internal */
  1125.     UINT32 rcrc; /* temp receive CRC */
  1126.     UINT32 tcrc; /* temp transmit CRC */
  1127.     } SCC_PARAM;
  1128.  
  1129. typedef struct          /* SCC */
  1130.     {
  1131.     SCC_PARAM param; /* SCC parameters */
  1132.     char prot[64]; /* protocol specific area */
  1133.     } SCC;
  1135. typedef struct          /* SCC_REG */
  1136.     {
  1137.     UINT32 gsmrl; /* SCC general mode register - low */
  1138.     UINT32 gsmrh; /* SCC eneral mode register - high */
  1139.     UINT16 psmr; /* SCC protocol mode register */
  1140.     UINT16 res1; /* reserved */
  1141.     UINT16 todr; /* SCC transmit on demand */
  1142.     UINT16 dsr; /* SCC data sync. register */
  1143.     UINT16 scce; /* SCC event register */
  1144.     UINT16 res2; /* reserved */
  1145.     UINT16 sccm; /* SCC mask register */
  1146.     UINT8 res3; /* reserved */
  1147.     UINT8 sccs; /* SCC status register */
  1148.     } SCC_REG;
  1150. /* SCC device descriptor */
  1152. typedef struct          /* SCC_DEV */
  1153.     {
  1154.     int  sccNum; /* number of SCC device */
  1155.     int  txBdNum; /* number of transmit buf descriptors */
  1156.     int  rxBdNum; /* number of receive buf descriptors */
  1157.     SCC_BUF *  txBdBase; /* transmit BD base address */
  1158.     SCC_BUF *  rxBdBase; /* receive BD base address */
  1159.     u_char *  txBufBase; /* transmit buffer base address */
  1160.     u_char * rxBufBase; /* receive buffer base address */
  1161.     UINT32  txBufSize; /* transmit buffer size */
  1162.     UINT32  rxBufSize; /* receive buffer size */
  1163.     int txBdNext; /* next transmit BD to fill */
  1164.     int rxBdNext; /* next receive BD to read */
  1165.     volatile SCC * pScc; /* SCC parameter RAM */
  1166.     volatile SCC_REG * pSccReg; /* SCC registers */
  1167.     UINT32 intMask; /* interrupt acknowledge mask */
  1168.     } SCC_DEV;
  1169.  
  1170. #ifndef INCLUDE_TY_CO_DRV_50
  1172. /* UART SCC device descriptor */
  1174. typedef struct          /* TY_CO_DEV */
  1175.     {
  1176.     TY_DEV tyDev; /* tyLib will handle this portion */
  1177.     BOOL created; /* device has been created */
  1178.     char numChannels; /* number of channels to support */
  1179.     int clockRate; /* CPU clock frequency (Hz) */
  1180.     int  bgrNum; /* number of BRG being used */
  1181.     UINT32 * pBaud; /* BRG registers */
  1182.     UINT32 regBase; /* register/DPR base address */
  1183.     SCC_DEV uart; /* UART SCC device */
  1184.     } TY_CO_DEV;
  1186. /* function declarations */
  1188. #if defined(__STDC__) || defined(__cplusplus)
  1190. IMPORT  void    tyCoInt (TY_CO_DEV * pDv);
  1192. #else /* __STDC__ */
  1194. IMPORT void tyCoInt ();
  1196. #endif /* __STDC__ */
  1197. #endif /* INCLUDE_TY_CO_DRV_50 */
  1198. #endif /* _ASMLANGUAGE */
  1200. #ifdef __cplusplus
  1201. }
  1202. #endif
  1204. #endif /* __INCm68360h */