开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
m5272.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：27k
源码类别：

VxWorks

开发平台：

C/C++

m5272.h：源码内容
  1. /* m5272.h - Motorola MCF5272 CPU control registers */
  3. /* Copyright 1994-2001 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01a,20mar01,hjg  Created from m5206e.h
  9. */
  11. /*
  12. This file contains I/O addresses and related constants for the MCF5272
  13. */
  15. #ifndef __INCm5272h
  16. #define __INCm5272h
  18. #ifdef __cplusplus
  19. extern "C" {
  20. #endif
  22. /*
  23. Need to use a distinct cast macro in order to not conflict with other
  24. include files.
  25. */
  27. #ifdef _ASMLANGUAGE
  28. #define CAST_M5272(x)
  29. #else /* _ASMLANGUAGE */
  30. #define CAST_M5272(x) (x)
  31. #endif /* _ASMLANGUAGE */
  33. /* Size of internal SRAM */
  35. #define M5272_SRAM_SIZE 4096 /* size of internal SRAM */
  37. /* System Integration Module register addresses */
  38. #define M5272_SIM_MBAR(base) (CAST_M5272(volatile UINT32 *)((base) + 0x000))
  39. #define M5272_SIM_SCR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x004))
  40. #define M5272_SIM_SPR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x006))
  41. #define M5272_SIM_PMR(base) (CAST_M5272(volatile UINT32 *)((base) + 0x008))
  42. #define M5272_SIM_ALPR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x00e))
  43. #define M5272_SIM_DIR(base) (CAST_M5272(volatile UINT32 *)((base) + 0x010))
  45. #define M5272_SIM_MBAR_BA (0xffff << 16) /* base address */
  46. #define M5272_SIM_MBAR_SC (1 << 4) /* set masks supervisor code */
  47. #define M5272_SIM_MBAR_SD (1 << 3) /* set masks supervisor data */
  48. #define M5272_SIM_MBAR_UC (1 << 2) /* set masks user code */
  49. #define M5272_SIM_MBAR_UD (1 << 1) /* set masks user data */
  50. #define M5272_SIM_MBAR_V (1 << 0) /* settings are valid */
  52. #define M5272_SIM_SCR_RSTSRC (3 << 12) /* reset source */
  53. #define M5272_SIM_SCR_Priority (1 << 8) /* select bus priority scheme */
  54. #define M5272_SIM_SCR_AR (1 << 7) /* assume request */
  55. #define M5272_SIM_SCR_SoftRST (1 << 6) /* reset on-chip peripherals */
  56. #define M5272_SIM_SCR_BusLock (1 << 3) /* lock ownership of the bus */
  57. #define M5272_SIM_SCR_HWR_128 (0x0) /* hw watchdog   128 clocks */
  58. #define M5272_SIM_SCR_HWR_256 (0x1) /* hw watchdog   256 clocks */
  59. #define M5272_SIM_SCR_HWR_512 (0x2) /* hw watchdog   512 clocks */
  60. #define M5272_SIM_SCR_HWR_1024 (0x3) /* hw watchdog  1024 clocks */
  61. #define M5272_SIM_SCR_HWR_2048 (0x4) /* hw watchdog  2048 clocks */
  62. #define M5272_SIM_SCR_HWR_4096 (0x5) /* hw watchdog  4096 clocks */
  63. #define M5272_SIM_SCR_HWR_8192 (0x6) /* hw watchdog  8192 clocks */
  64. #define M5272_SIM_SCR_HWR_16384 (0x7) /* hw watchdog 16384 clocks */
  66. #define M5272_SIM_SPR_ADC (1 << 15) /* addr decode conflict */
  67. #define M5272_SIM_SPR_WPV (1 << 14) /* wr protect violation */
  68. #define M5272_SIM_SPR_SMV (1 << 13) /* stopped module viol */
  69. #define M5272_SIM_SPR_PE (1 << 12) /* peripheral error */
  70. #define M5272_SIM_SPR_HWT (1 << 11) /* hw watchdog timer */
  71. #define M5272_SIM_SPR_RPV (1 << 10) /* read protect viol */
  72. #define M5272_SIM_SPR_EXT (1 << 9) /* extern. transf. err. */
  73. #define M5272_SIM_SPR_SUV (1 << 8) /* superv./user viol */
  74. #define M5272_SIM_SPR_ADCEN (1 << 7) /* addr decode conflict, excp */
  75. #define M5272_SIM_SPR_WPVEN (1 << 6) /* wr protect violation, excp */
  76. #define M5272_SIM_SPR_SMVEN (1 << 5) /* stopped module viol, excp */
  77. #define M5272_SIM_SPR_PEVEN (1 << 4) /* peripheral error, excp */
  78. #define M5272_SIM_SPR_HWTEN (1 << 3) /* hw watchdog timer, excp */
  79. #define M5272_SIM_SPR_RPVEN (1 << 2) /* read protect viol, excp */
  80. #define M5272_SIM_SPR_EXTEN (1 << 1) /* extern. transf. err., excp */
  81. #define M5272_SIM_SPR_SUVEN (1 << 0) /* superv./user viol, excp */
  83. #define M5272_SIM_PMR_BDMPDN (1 << 31) /* debug power-down enable */
  84. #define M5272_SIM_PMR_ENETPDN (1 << 26) /* ethernet power-down enable */
  85. #define M5272_SIM_PMR_PLIPDN (1 << 25) /* PLIC power-down enable */
  86. #define M5272_SIM_PMR_DRAMPDN (1 << 24) /* DRAM contr. pwrdwn enable */
  87. #define M5272_SIM_PMR_DMAPDN (1 << 23) /* DMA contr. pwrdwn enable */
  88. #define M5272_SIM_PMR_PWMPDN (1 << 22) /* PWM power-down enable */
  89. #define M5272_SIM_PMR_QSPIPDN (1 << 21) /* QSPI power-down enable */
  90. #define M5272_SIM_PMR_TIMERPDN (1 << 20) /* timer power-down enable */
  91. #define M5272_SIM_PMR_GPIOPDN (1 << 19) /* Parallel port pwrdwn enable*/
  92. #define M5272_SIM_PMR_USBPDN (1 << 18) /* USB power-down enable */
  93. #define M5272_SIM_PMR_UART1PDN (1 << 17) /* UART1 power-down enable */
  94. #define M5272_SIM_PMR_UART0PDN (1 << 16) /* UART0 power-down enable */ 
  95. #define M5272_SIM_PMR_USBWK (1 << 10) /* USB wakeup enable */ 
  96. #define M5272_SIM_PMR_UART1WK (1 << 9) /* UART1 wakeup enable */ 
  97. #define M5272_SIM_PMR_UART0WK (1 << 8) /* UART0 wakeup enable */ 
  98. #define M5272_SIM_PMR_MOS (1 << 5) /* main oscillator stop */ 
  99. #define M5272_SIM_PMR_SLPEN (1 << 4) /* sleep enable */ 
  101. #define M5272_SIM_DIR_VERSION (0xf << 28) /* version number */ 
  102. #define M5272_SIM_DIR_DSGNCNTR (0x3f << 22) /* design center */ 
  103. #define M5272_SIM_DIR_DEVNR (0x3ff << 12) /* device number */ 
  104. #define M5272_SIM_DIR_JEDEC (0xfff << 1) /* reduced Motorola-JEDEC-ID */ 
  106. /* Interrupt Controller Registers */
  107. #define M5272_SIM_ICR1(base) (CAST_M5272(volatile UINT32 *)((base) + 0x020))
  108. #define M5272_SIM_ICR2(base) (CAST_M5272(volatile UINT32 *)((base) + 0x024))
  109. #define M5272_SIM_ICR3(base) (CAST_M5272(volatile UINT32 *)((base) + 0x028))
  110. #define M5272_SIM_ICR4(base) (CAST_M5272(volatile UINT32 *)((base) + 0x02c))
  111. #define M5272_SIM_ISR(base) (CAST_M5272(volatile UINT32 *)((base) + 0x030))
  112. #define M5272_SIM_PITR(base) (CAST_M5272(volatile UINT32 *)((base) + 0x034))
  113. #define M5272_SIM_PIWR(base) (CAST_M5272(volatile UINT32 *)((base) + 0x038))
  114. #define M5272_SIM_PIVR(base) (CAST_M5272(volatile UINT8  *)((base) + 0x03f))
  116. #define M5272_SIM_PITR_POS_EDGE (0x00000000) /* positive edge triggered */
  117. #define M5272_SIM_PITR_NEG_EDGE (0xf0000060) /* negative edge triggered */
  119. /* Chip Select Registers */
  120. #define M5272_CS_CSBR0(base) (CAST_M5272(volatile UINT32 *)((base) + 0x040))
  121. #define M5272_CS_CSOR0(base) (CAST_M5272(volatile UINT32 *)((base) + 0x044))
  122. #define M5272_CS_CSBR1(base) (CAST_M5272(volatile UINT32 *)((base) + 0x048))
  123. #define M5272_CS_CSOR1(base) (CAST_M5272(volatile UINT32 *)((base) + 0x04c))
  124. #define M5272_CS_CSBR2(base) (CAST_M5272(volatile UINT32 *)((base) + 0x050))
  125. #define M5272_CS_CSOR2(base) (CAST_M5272(volatile UINT32 *)((base) + 0x054))
  126. #define M5272_CS_CSBR3(base) (CAST_M5272(volatile UINT32 *)((base) + 0x058))
  127. #define M5272_CS_CSOR3(base) (CAST_M5272(volatile UINT32 *)((base) + 0x05c))
  128. #define M5272_CS_CSBR4(base) (CAST_M5272(volatile UINT32 *)((base) + 0x060))
  129. #define M5272_CS_CSOR4(base) (CAST_M5272(volatile UINT32 *)((base) + 0x064))
  130. #define M5272_CS_CSBR5(base) (CAST_M5272(volatile UINT32 *)((base) + 0x068))
  131. #define M5272_CS_CSOR5(base) (CAST_M5272(volatile UINT32 *)((base) + 0x06c))
  132. #define M5272_CS_CSBR6(base) (CAST_M5272(volatile UINT32 *)((base) + 0x070))
  133. #define M5272_CS_CSOR6(base) (CAST_M5272(volatile UINT32 *)((base) + 0x074))
  134. #define M5272_CS_CSBR7(base) (CAST_M5272(volatile UINT32 *)((base) + 0x078))
  135. #define M5272_CS_CSOR7(base) (CAST_M5272(volatile UINT32 *)((base) + 0x07c))
  137. #define M5272_CS_CSBR_BA (0xfffff << 12) /* base address */
  138. #define M5272_CS_CSBR_EBI (3 << 10) /* ext. bus interface modes */
  139. #define M5272_CS_CSBR_BW (3 << 8) /* bus width */
  140. #define M5272_CS_CSBR_SUPER (1 << 7) /* supervisor mode */
  141. #define M5272_CS_CSBR_TT (3 << 5) /* transfer type */
  142. #define M5272_CS_CSBR_TM (7 << 2) /* transfer modifier */
  143. #define M5272_CS_CSBR_CTM (1 << 1) /* compare TM */
  144. #define M5272_CS_CSBR_ENABLE (1 << 0) /* enable/disable chip select */
  146. #define M5272_CS_CSBR_BW_LONGW (0x0 << 8) /* bus width = 32 bit */
  147. #define M5272_CS_CSBR_BW_BYTE (0x1 << 8) /* bus width = 8 bit */
  148. #define M5272_CS_CSBR_BW_WORD (0x2 << 8) /* bus width = 16 bit */
  149. #define M5272_CS_CSBR_BW_LINE (0x3 << 8) /* bus width = cache line (32)*/
  150. #define M5272_CS_CSBR_EBI_1632 (0x0 << 10) /* 16/32 bit SRAM/ROM */
  151. #define M5272_CS_CSBR_EBI_SDRAM (0x1 << 10) /* SDRAM (CS7 only) */
  152. #define M5272_CS_CSBR_EBI_8 (0x3 << 10) /* 8 bit SRAM/ROM */
  154. #define M5272_CS_CSOR_BAM (0xfffff << 12) /* address mask */
  155. #define M5272_CS_CSOR_ASET (1 << 11) /* address setup enable */
  156. #define M5272_CS_CSOR_WRAH (1 << 10) /* write address hold enable */
  157. #define M5272_CS_CSOR_RDAH (1 << 9) /* read address hold enable */
  158. #define M5272_CS_CSOR_EXTBURST (1 << 8) /* enable extended burst */
  159. #define M5272_CS_CSOR_WS(a) (((a)&0x1f)<<2) /* wait state generator */
  160. #define M5272_CS_CSOR_RW (1 << 1) /* RW and MRW determine if */
  161. #define M5272_CS_CSOR_MRW (1 << 0) /* read only or write only  */
  163. #define M5272_CS_CSOR_BAM_32M (0xfe000000)
  164. #define M5272_CS_CSOR_BAM_16M (0xff000000)
  165. #define M5272_CS_CSOR_BAM_8M (0xff800000)
  166. #define M5272_CS_CSOR_BAM_4M (0xffc00000)
  167. #define M5272_CS_CSOR_BAM_2M (0xffe00000)
  168. #define M5272_CS_CSOR_BAM_1M (0xfff00000)
  169. #define M5272_CS_CSOR_BAM_512K (0xfff80000)
  170. #define M5272_CS_CSOR_BAM_256K (0xfffc0000)
  171. #define M5272_CS_CSOR_BAM_128K (0xfffe0000)
  172. #define M5272_CS_CSOR_BAM_64K (0xffff0000)
  173. #define M5272_CS_CSOR_BAM_32K (0xffff8000)
  174. #define M5272_CS_CSOR_BAM_16K (0xffffc000)
  175. #define M5272_CS_CSOR_BAM_8K (0xffffe000)
  176. #define M5272_CS_CSOR_BAM_4K (0xfffff000)
  178. /* Software Watchdog Registers */
  179. #define M5272_SIM_WRRR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x282))
  180. #define M5272_SIM_WIRR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x286))
  181. #define M5272_SIM_WCR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x28a))
  182. #define M5272_SIM_WER(base) (CAST_M5272(volatile UINT16 *)((base) + 0x28e))
  184. #define M5272_SIM_WRRR_REF (0x7fff << 1) /* reference value */ 
  185. #define M5272_SIM_WRRR_EN (1 << 0) /* enable watchdog */ 
  187. #define M5272_SIM_WIRR_REF (0x7fff << 1) /* reference value */ 
  188. #define M5272_SIM_WIRR_IEN (1 << 0) /* enable interrupt */ 
  190. #define M5272_SIM_WCR_COUNT (0xffff << 0) /* counter value */ 
  192. #define M5272_SIM_WER_WIE (1 << 0) /* watchdog interrupt event */ 
  194. /* GPIO Port Register Memory Map */
  195. #define M5272_GPIO_PACNT(base) (CAST_M5272(volatile UINT32 *)((base) + 0x080))
  196. #define M5272_GPIO_PADDR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x084))
  197. #define M5272_GPIO_PADAT(base) (CAST_M5272(volatile UINT16 *)((base) + 0x086))
  198. #define M5272_GPIO_PBCNT(base) (CAST_M5272(volatile UINT32 *)((base) + 0x088))
  199. #define M5272_GPIO_PBDDR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x08c))
  200. #define M5272_GPIO_PBDAT(base) (CAST_M5272(volatile UINT16 *)((base) + 0x08e))
  201. #define M5272_GPIO_PCDDR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x094))
  202. #define M5272_GPIO_PCDAT(base) (CAST_M5272(volatile UINT16 *)((base) + 0x096))
  203. #define M5272_GPIO_PDCNT(base) (CAST_M5272(volatile UINT32 *)((base) + 0x098))
  205. #define M5272_GPIO_PACNT_PACNT15 (3 << 30) /* configure pin M3 */ 
  206. #define M5272_GPIO_PACNT_PACNT14 (3 << 28) /* configure pin M2 */ 
  207. #define M5272_GPIO_PACNT_PACNT13 (3 << 26) /* configure pin L3 */ 
  208. #define M5272_GPIO_PACNT_PACNT12 (3 << 24) /* configure pin L2 */ 
  209. #define M5272_GPIO_PACNT_PACNT11 (3 << 22) /* configure pin L1 */ 
  210. #define M5272_GPIO_PACNT_PACNT10 (3 << 20) /* configure pin K5 */ 
  211. #define M5272_GPIO_PACNT_PACNT9 (3 << 18) /* configure pin J3 */ 
  212. #define M5272_GPIO_PACNT_PACNT8 (3 << 16) /* configure pin J2 */ 
  213. #define M5272_GPIO_PACNT_PACNT7 (3 << 14) /* configure pin P1 */ 
  214. #define M5272_GPIO_PACNT_PACNT6 (3 << 12) /* configure pin E1 */ 
  215. #define M5272_GPIO_PACNT_PACNT5 (3 << 10) /* configure pin E2 */ 
  216. #define M5272_GPIO_PACNT_PACNT4 (3 << 8) /* configure pin E3 */ 
  217. #define M5272_GPIO_PACNT_PACNT3 (3 << 6) /* configure pin E4 */ 
  218. #define M5272_GPIO_PACNT_PACNT2 (3 << 4) /* configure pin E5 */ 
  219. #define M5272_GPIO_PACNT_PACNT1 (3 << 2) /* configure pin D1 */ 
  220. #define M5272_GPIO_PACNT_PACNT0 (3 << 0) /* configure pin D2 */ 
  222. #define M5272_GPIO_PBCNT_PBCNT15 (3 << 30) /* configure pin P10 */ 
  223. #define M5272_GPIO_PBCNT_PBCNT14 (3 << 28) /* configure pin L9 */ 
  224. #define M5272_GPIO_PBCNT_PBCNT13 (3 << 26) /* configure pin M9 */ 
  225. #define M5272_GPIO_PBCNT_PBCNT12 (3 << 24) /* configure pin N9 */ 
  226. #define M5272_GPIO_PBCNT_PBCNT11 (3 << 22) /* configure pin P9 */ 
  227. #define M5272_GPIO_PBCNT_PBCNT10 (3 << 20) /* configure pin L8 */ 
  228. #define M5272_GPIO_PBCNT_PBCNT9 (3 << 18) /* configure pin M8 */ 
  229. #define M5272_GPIO_PBCNT_PBCNT8 (3 << 16) /* configure pin N8 */ 
  230. #define M5272_GPIO_PBCNT_PBCNT7 (3 << 14) /* configure pin M6 */ 
  231. #define M5272_GPIO_PBCNT_PBCNT6 (3 << 12) /* configure pin G4 */ 
  232. #define M5272_GPIO_PBCNT_PBCNT5 (3 << 10) /* configure pin F3 */ 
  233. #define M5272_GPIO_PBCNT_PBCNT4 (3 << 8) /* configure pin G3 */ 
  234. #define M5272_GPIO_PBCNT_PBCNT3 (3 << 6) /* configure pin H3 */ 
  235. #define M5272_GPIO_PBCNT_PBCNT2 (3 << 4) /* configure pin H2 */ 
  236. #define M5272_GPIO_PBCNT_PBCNT1 (3 << 2) /* configure pin H1 */ 
  237. #define M5272_GPIO_PBCNT_PBCNT0 (3 << 0) /* configure pin H4 */ 
  239. #define M5272_GPIO_PDCNT_PDCNT7 (3 << 14) /* configure pin K6 */ 
  240. #define M5272_GPIO_PDCNT_PDCNT6 (3 << 12) /* configure pin P5 */ 
  241. #define M5272_GPIO_PDCNT_PDCNT5 (3 << 10) /* configure pin P2 */ 
  242. #define M5272_GPIO_PDCNT_PDCNT4 (3 << 8) /* configure pin K1 */ 
  243. #define M5272_GPIO_PDCNT_PDCNT3 (3 << 6) /* configure pin K3 */ 
  244. #define M5272_GPIO_PDCNT_PDCNT2 (3 << 4) /* configure pin K2 */ 
  245. #define M5272_GPIO_PDCNT_PDCNT1 (3 << 2) /* configure pin K1 */ 
  246. #define M5272_GPIO_PDCNT_PDCNT0 (3 << 0) /* configure pin J4 */ 
  248. /* QSPI Module Memory Map */
  249. #define M5272_QSPI_QMR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x0a0))
  250. #define M5272_QSPI_QDLYR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x0a4))
  251. #define M5272_QSPI_QWR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x0a8))
  252. #define M5272_QSPI_QIR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x0ac))
  253. #define M5272_QSPI_QAR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x0b0))
  254. #define M5272_QSPI_QDR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x0b4))
  256. /* PWM Module Memory Map */
  257. #define M5272_PWM_PWCR1(base) (CAST_M5272(volatile UINT8  *)((base) + 0x0c0))
  258. #define M5272_PWM_PWCR2(base) (CAST_M5272(volatile UINT8  *)((base) + 0x0c4))
  259. #define M5272_PWM_PWCR3(base) (CAST_M5272(volatile UINT8  *)((base) + 0x0c8))
  260. #define M5272_PWM_PWWD1(base) (CAST_M5272(volatile UINT8  *)((base) + 0x0d0))
  261. #define M5272_PWM_PWWD2(base) (CAST_M5272(volatile UINT8  *)((base) + 0x0d4))
  262. #define M5272_PWM_PWWD3(base) (CAST_M5272(volatile UINT8  *)((base) + 0x0d8))
  264. /* DMA Module Memory Map */
  265. #define M5272_DMA_DMR(base) (CAST_M5272(volatile UINT32 *)((base) + 0x0e0))
  266. #define M5272_DMA_DIR(base) (CAST_M5272(volatile UINT32 *)((base) + 0x0e6))
  267. #define M5272_DMA_DBCR(base) (CAST_M5272(volatile UINT32 *)((base) + 0x0e8))
  268. #define M5272_DMA_DSAR(base) (CAST_M5272(volatile UINT32 *)((base) + 0x0ec))
  269. #define M5272_DMA_DDAR(base) (CAST_M5272(volatile UINT32 *)((base) + 0x0f0))
  271. #define M5272_DMA_DMR_RESET (1 << 31) /* reset */ 
  272. #define M5272_DMA_DMR_EN (1 << 30) /* enable */ 
  273. #define M5272_DMA_DMR_RQM (3 << 18) /* request mode */ 
  274. #define M5272_DMA_DMR_DSTM (3 << 13) /* dest. addressing mode */ 
  275. #define M5272_DMA_DMR_DSTT (7 << 10) /* dest. addressing type */ 
  276. #define M5272_DMA_DMR_DSTS (3 << 8) /* dest. data transfer type */ 
  277. #define M5272_DMA_DMR_SRCM (1 << 5) /* source addressing mode */ 
  278. #define M5272_DMA_DMR_SRCT (7 << 2) /* source addressing type */ 
  279. #define M5272_DMA_DMR_SRCS (3 << 0) /* source data transfer type */ 
  281. #define M5272_DMA_DIR_INVEN (1 << 12) /* inval. combin. interrupt */ 
  282. #define M5272_DMA_DIR_ASCEN (1 << 11) /* addr. seq. compl. interr. */ 
  283. #define M5272_DMA_DIR_TEEN (1 << 9) /* Transfer error interrupt */ 
  284. #define M5272_DMA_DIR_TCEN (1 << 8) /* Transfer compl. interrupt */ 
  285. #define M5272_DMA_DIR_INV (1 << 4) /* invalid combination */ 
  286. #define M5272_DMA_DIR_ASC (1 << 3) /* addr. sequence complete */ 
  287. #define M5272_DMA_DIR_TE (1 << 1) /* transfer error */ 
  288. #define M5272_DMA_DIR_TC (1 << 0) /* transfer complete */ 
  290. /* UART 0 & 1 */
  291. #define M5272_UART_REG(base, offset, chan)
  292. ((base) + (offset) + ((chan) * 0x40))
  293. #define M5272_UART_UMR1(base, n)
  294. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x100, n))
  295. #define M5272_UART_UMR2(base, n)
  296. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x100, n))
  297. #define M5272_UART_USR(base, n)
  298. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x104, n))
  299. #define M5272_UART_UCSR(base, n)
  300. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x104, n))
  301. #define M5272_UART_UCR(base, n)
  302. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x108, n))
  303. #define M5272_UART_URB(base, n)
  304. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x10c, n))
  305. #define M5272_UART_UTB(base, n)
  306. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x10c, n))
  307. #define M5272_UART_UIPCR(base, n)
  308. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x110, n))
  309. #define M5272_UART_UACR(base, n)
  310. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x110, n))
  311. #define M5272_UART_UISR(base, n)
  312. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x114, n))
  313. #define M5272_UART_UIMR(base, n)
  314. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x114, n))
  315. #define M5272_UART_UDU(base, n)
  316. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x118, n))
  317. #define M5272_UART_UDL(base, n)
  318. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x11c, n))
  319. #define M5272_UART_UABU(base, n)
  320. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x120, n))
  321. #define M5272_UART_UABL(base, n)
  322. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x124, n))
  323. #define M5272_UART_UTF(base, n)
  324. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x128, n))
  325. #define M5272_UART_URF(base, n)
  326. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x12c, n))
  327. #define M5272_UART_UFPD(base, n)
  328. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x130, n))
  329. #define M5272_UART_UIP(base, n)
  330. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x134, n))
  331. #define M5272_UART_UOP1(base, n)
  332. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x138, n))
  333. #define M5272_UART_UOP0(base, n)
  334. (CAST_M5272(volatile UINT8 *) M5272_UART_REG((base), 0x13c, n))
  336. #define M5272_UART_UMR1_RxRTS (1 << 7) /* receiver request-to-send */ 
  337. #define M5272_UART_UMR1_RxIRQ_FFULL (1 << 6) /* rec. interr. sel. */ 
  338. #define M5272_UART_UMR1_ERR (1 << 5) /* error mode-to-send */ 
  339. #define M5272_UART_UMR1_PM (3 << 3) /* parity mode */ 
  340. #define M5272_UART_UMR1_PT (1 << 2) /* parity type */ 
  341. #define M5272_UART_UMR1_B_C (3 << 0) /* bits per character */ 
  343. #define M5272_UART_UMR2_CM (3 << 6) /* channel mode */ 
  344. #define M5272_UART_UMR2_TxRTS (1 << 5) /* transmitter ready-to-send */ 
  345. #define M5272_UART_UMR2_TxCTS (1 << 4) /* transmitter clear-to-send */ 
  346. #define M5272_UART_UMR2_SB (0xf << 0) /* stop-bit length control */ 
  348. #define M5272_UART_USR_RB (1 << 7) /* received break */ 
  349. #define M5272_UART_USR_FE (1 << 6) /* framing error */ 
  350. #define M5272_UART_USR_PE (1 << 5) /* parity error */ 
  351. #define M5272_UART_USR_OE (1 << 4) /* overrun error */ 
  352. #define M5272_UART_USR_TxEMP (1 << 3) /* transmitter empty */ 
  353. #define M5272_UART_USR_TxRDY (1 << 2) /* transmitter ready */ 
  354. #define M5272_UART_USR_FFULL (1 << 1) /* FIFO full */ 
  355. #define M5272_UART_USR_RxRDY (1 << 0) /* receiver ready */ 
  357. #define M5272_UART_UCSR_RCS (0xf << 4) /* receiver clock select */ 
  358. #define M5272_UART_UCSR_TCS (0xf << 0) /* transmitter clock select */ 
  360. #define M5272_UART_UCR_ENAB (1 << 7) /* enable autobaud */ 
  361. #define M5272_UART_UCR_MISC (7 << 4) /* misc field */ 
  362. #define M5272_UART_UCR_TC (3 << 2) /* TC field */ 
  363. #define M5272_UART_UCR_RC (3 << 0) /* RC field */ 
  365. #define M5272_UART_UIPCR_COS (1 << 4) /* change of state */ 
  366. #define M5272_UART_UIPCR_CTS (1 << 0) /* current state */ 
  368. #define M5272_UART_UACR_RTSL (3 << 1) /* /RTS level */ 
  369. #define M5272_UART_UACR_IEC (1 << 0) /* input enable control */ 
  371. #define M5272_UART_UISR_UIMR_COS (1 << 7) /* change of state */ 
  372. #define M5272_UART_UISR_UIMR_ABC (1 << 6) /* autobaud calc. */ 
  373. #define M5272_UART_UISR_UIMR_RxFIFO (1 << 5) /* rec. FIFO status */ 
  374. #define M5272_UART_UISR_UIMR_TxFIFO (1 << 4) /* trans. FIFO status */ 
  375. #define M5272_UART_UISR_UIMR_RxFTO (1 << 3) /* rec. FIFO timeout */ 
  376. #define M5272_UART_UISR_UIMR_DB (1 << 2) /* delta break */ 
  377. #define M5272_UART_UISR_UIMR_FFULL_RxRDY (1 << 1) /* FFULL/RxRDY*/ 
  378. #define M5272_UART_UISR_UIMR_TxRDY (1 << 0) /* transmitter ready */ 
  380. #define M5272_UART_UTF_TXS (3 << 6) /* transmitter status */ 
  381. #define M5272_UART_UTF_FULL (1 << 5) /* transmitter FIFO full */ 
  382. #define M5272_UART_UTF_TXB (0x1f << 0) /* transmitter buf data level */ 
  384. #define M5272_UART_URF_RXS (3 << 6) /* receiver status */ 
  385. #define M5272_UART_URF_FULL (1 << 5) /* receiver FIFO full */ 
  386. #define M5272_UART_URF_RXB (0x1f << 0) /* receiver buf data level */ 
  388. /* SDRAM Controller Memory Map */
  389. #define M5272_SDRAM_SDCR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x180))
  390. #define M5272_SDRAM_SDTR(base) (CAST_M5272(volatile UINT16 *)((base) + 0x184))
  392. /* SDCR - SDRAM Configuration register */
  393. #define M5272_SDRAM_SDCR_MCAS (3 << 13) /* Maximum CAS address */
  394. #define M5272_SDRAM_SDCR_MCAS_A7 (0 << 13)
  395. #define M5272_SDRAM_SDCR_MCAS_A8 (1 << 13)
  396. #define M5272_SDRAM_SDCR_MCAS_A9 (2 << 13)
  397. #define M5272_SDRAM_SDCR_MCAS_A10 (3 << 13)
  398. #define M5272_SDRAM_SDCR_BALOC (7 << 8) /* Bank address location */
  399. #define M5272_SDRAM_SDCR_BALOC_A20 (1 << 8) /* SDBA0 = A20, SDBA1 = A21 */
  400. #define M5272_SDRAM_SDCR_BALOC_A21 (2 << 8) /* SDBA0 = A21, SDBA1 = A22 */
  401. #define M5272_SDRAM_SDCR_BALOC_A22 (3 << 8) /* SDBA0 = A22, SDBA1 = A23 */
  402. #define M5272_SDRAM_SDCR_BALOC_A23 (4 << 8) /* SDBA0 = A23, SDBA1 = A24 */
  403. #define M5272_SDRAM_SDCR_BALOC_A24 (5 << 8) /* SDBA0 = A24, SDBA1 = A25 */
  404. #define M5272_SDRAM_SDCR_GSL (1 << 7) /* Go to sleep */
  405. #define M5272_SDRAM_SDCR_REG (1 << 4) /* Register read data */
  406. #define M5272_SDRAM_SDCR_INV (1 << 3) /* Invert clock */
  407. #define M5272_SDRAM_SDCR_SLEEP (1 << 2) /* Sleep mode */
  408. #define M5272_SDRAM_SDCR_ACT (1 << 1) /* Active */
  409. #define M5272_SDRAM_SDCR_INIT (1 << 0) /* Initialisation enable */
  411. /* SDTR - SDRAM Timing Register */
  412. #define M5272_SDRAM_SDTR_RTP 0xfc00 /* Refresh timing prescalar */
  413. #define M5272_SDRAM_SDTR_RTP_66 (61 << 10) /* 66MHz */
  414. #define M5272_SDRAM_SDTR_RTP_48 (43 << 10) /* 48MHz */
  415. #define M5272_SDRAM_SDTR_RTP_33 (29 << 10) /* 33MHz */
  416. #define M5272_SDRAM_SDTR_RTP_25 (22 << 10) /* 25MHz */
  417. #define M5272_SDRAM_SDTR_RTP_5 (4 << 10) /* 5MHz (emulator) */
  418. #define M5272_SDRAM_SDTR_RC (3 << 8) /* Refresh count */
  419. #define M5272_SDRAM_SDTR_RC_5 (0 << 8) /* 5 cycles */
  420. #define M5272_SDRAM_SDTR_RC_6 (1 << 8) /* 6 cycles */
  421. #define M5272_SDRAM_SDTR_RC_7 (2 << 8) /* 7 cycles */
  422. #define M5272_SDRAM_SDTR_RC_8 (3 << 8) /* 8 cycles */
  423. #define M5272_SDRAM_SDTR_RP (3 << 4) /* Precharge time */
  424. #define M5272_SDRAM_SDTR_RP_1 (0 << 4) /* 1 cycles */
  425. #define M5272_SDRAM_SDTR_RP_2 (1 << 4) /* 2 cycles */
  426. #define M5272_SDRAM_SDTR_RP_3 (2 << 4) /* 3 cycles */
  427. #define M5272_SDRAM_SDTR_RP_4 (3 << 4) /* 4 cycles */
  428. #define M5272_SDRAM_SDTR_RCD (3 << 2) /* RAS-CAS delay */
  429. #define M5272_SDRAM_SDTR_RCD_1 (0 << 2) /* 1 cycles */
  430. #define M5272_SDRAM_SDTR_RCD_2 (1 << 2) /* 2 cycles */
  431. #define M5272_SDRAM_SDTR_RCD_3 (2 << 2) /* 3 cycles */
  432. #define M5272_SDRAM_SDTR_RCD_4 (3 << 2) /* 4 cycles */
  433. #define M5272_SDRAM_SDTR_CLT (3 << 0) /* CAS latency */
  434. #define M5272_SDRAM_SDTR_CLT_2 (1 << 0) /* 2 cycles */
  436. /* Timers 0 and 1 */
  437. #define M5272_TIMER_REG(base, offset, timer)
  438. ((base) + ((timer) * 0x20) + (offset))
  439. #define M5272_TIMER_TMR(base, n)
  440. (CAST_M5272(volatile UINT16 *) M5272_TIMER_REG(base, 0x200, n))
  441. #define M5272_TIMER_TRR(base, n)
  442. (CAST_M5272(volatile UINT16 *) M5272_TIMER_REG(base, 0x204, n))
  443. #define M5272_TIMER_TCR(base, n)
  444. (CAST_M5272(volatile UINT16 *) M5272_TIMER_REG(base, 0x208, n))
  445. #define M5272_TIMER_TCN(base, n)
  446. (CAST_M5272(volatile UINT16 *) M5272_TIMER_REG(base, 0x20c, n))
  447. #define M5272_TIMER_TER(base, n)
  448. (CAST_M5272(volatile UINT16 *) M5272_TIMER_REG(base, 0x210, n))
  450. #define M5272_TIMER_TMR_PRESCALER (0xffff << 8) /* prescaler */ 
  451. #define M5272_TIMER_TMR_CE (3 << 6) /* capture edge */ 
  452. #define M5272_TIMER_TMR_OM (1 << 5) /* output mode */ 
  453. #define M5272_TIMER_TMR_ORI (1 << 4) /* output reference */ 
  454. #define M5272_TIMER_TMR_FRR (1 << 3) /* free run/restart */ 
  455. #define M5272_TIMER_TMR_CLK (3 << 1) /* input clock source */ 
  456. #define M5272_TIMER_TMR_RST (1 << 0) /* reset timer */ 
  458. #define M5272_TIMER_TER_REF (1 << 1) /* output reference event */ 
  459. #define M5272_TIMER_TER_CAP (1 << 0) /* capture event */ 
  461. /* PLIC Module Memory Map */
  462. #define M5272_PLIC_BASE(base) (CAST_M5272(volatile UINT32 *)((base) + 0x300))
  464. /* Ethernet Module Memory Map */
  465. #define M5272_FEC_BASE(base) (CAST_M5272(volatile UINT32 *)((base) + 0x840))
  467. /* USB Module Memory Map */
  468. #define M5272_USB_BASE(base) (CAST_M5272(volatile UINT32 *)((base) + 0x1000))
  470. /* ISR - Interrupt Source Register bit definitions */
  471. #define M5272_ISR_INT1 (1 << 31)
  472. #define M5272_ISR_INT2 (1 << 30)
  473. #define M5272_ISR_INT3 (1 << 29)
  474. #define M5272_ISR_INT4 (1 << 28)
  475. #define M5272_ISR_TMR1 (1 << 27)
  476. #define M5272_ISR_TMR2 (1 << 26)
  477. #define M5272_ISR_TMR3 (1 << 25)
  478. #define M5272_ISR_TMR4 (1 << 24)
  479. #define M5272_ISR_UART1 (1 << 23)
  480. #define M5272_ISR_UART2 (1 << 22)
  481. #define M5272_ISR_PLI_P (1 << 21)
  482. #define M5272_ISR_PLI_A (1 << 20)
  483. #define M5272_ISR_USB0 (1 << 19)
  484. #define M5272_ISR_USB1 (1 << 18)
  485. #define M5272_ISR_USB2 (1 << 17)
  486. #define M5272_ISR_USB3 (1 << 16)
  487. #define M5272_ISR_USB4 (1 << 15)
  488. #define M5272_ISR_USB5 (1 << 14)
  489. #define M5272_ISR_USB6 (1 << 13)
  490. #define M5272_ISR_USB7 (1 << 12)
  491. #define M5272_ISR_DMA (1 << 11)
  492. #define M5272_ISR_ERx (1 << 10)
  493. #define M5272_ISR_ETx (1 <<  9)
  494. #define M5272_ISR_ENTC (1 <<  8)
  495. #define M5272_ISR_QSPI (1 <<  7)
  496. #define M5272_ISR_INT5 (1 <<  6)
  497. #define M5272_ISR_INT6 (1 <<  5)
  498. #define M5272_ISR_SWTO (1 <<  4)
  500. /* Interrupt numbers on the 5272 are at fixed positions above
  501.    the base value (INT_NUM_BASE) defined in the BSP (config.h.)
  502.    INT_NUM_BASE must be a multiple of 32, and not less than 64.
  503. */
  504. #define INT_NUM_SPURIOUS    (INT_NUM_BASE+0x00)     /* reserved */
  505. #define INT_NUM_INT1        (INT_NUM_BASE+0x01)     /* external int 1 */
  506. #define INT_NUM_INT2        (INT_NUM_BASE+0x02)     /* external int 2 */
  507. #define INT_NUM_INT3        (INT_NUM_BASE+0x03)     /* external int 3 */
  508. #define INT_NUM_INT4        (INT_NUM_BASE+0x04)     /* external int 4 */
  509. #define INT_NUM_TMR1        (INT_NUM_BASE+0x05)     /* timer 1 */
  510. #define INT_NUM_TMR2        (INT_NUM_BASE+0x06)     /* timer 2 */
  511. #define INT_NUM_TMR3        (INT_NUM_BASE+0x07)     /* timer 3 */
  512. #define INT_NUM_TMR4        (INT_NUM_BASE+0x08)     /* timer 4 */
  513. #define INT_NUM_UART1       (INT_NUM_BASE+0x09)     /* uart 1 */
  514. #define INT_NUM_UART2       (INT_NUM_BASE+0x0a)     /* uart 2 */
  515. #define INT_NUM_PLIP        (INT_NUM_BASE+0x0b)     /* plic 2kHz periodic */
  516. #define INT_NUM_PLIA        (INT_NUM_BASE+0x0c)     /* plic async */
  517. #define INT_NUM_USB0        (INT_NUM_BASE+0x0d)     /* usb endpoint 0 */
  518. #define INT_NUM_USB1        (INT_NUM_BASE+0x0e)     /* usb endpoint 1 */
  519. #define INT_NUM_USB2        (INT_NUM_BASE+0x0f)     /* usb endpoint 2 */
  520. #define INT_NUM_USB3        (INT_NUM_BASE+0x10)     /* usb endpoint 3 */
  521. #define INT_NUM_USB4        (INT_NUM_BASE+0x11)     /* usb endpoint 4 */
  522. #define INT_NUM_USB5        (INT_NUM_BASE+0x12)     /* usb endpoint 5 */
  523. #define INT_NUM_USB6        (INT_NUM_BASE+0x13)     /* usb endpoint 6 */
  524. #define INT_NUM_USB7        (INT_NUM_BASE+0x14)     /* usb endpoint 7 */
  525. #define INT_NUM_DMA         (INT_NUM_BASE+0x15)     /* dma controller */
  526. #define INT_NUM_ERX         (INT_NUM_BASE+0x16)     /* ethernet receiver */
  527. #define INT_NUM_ETX         (INT_NUM_BASE+0x17)     /* ethernet transmitter */
  528. #define INT_NUM_ENTC        (INT_NUM_BASE+0x18)     /* ethernet module */
  529. #define INT_NUM_QSPI        (INT_NUM_BASE+0x19)     /* queued serial i'f */
  530. #define INT_NUM_INT5        (INT_NUM_BASE+0x1a)     /* external int 5 */
  531. #define INT_NUM_INT6        (INT_NUM_BASE+0x1b)     /* external int 6 */
  532. #define INT_NUM_SWTO        (INT_NUM_BASE+0x1c)     /* s/w watchdog */
  533. #define INT_NUM_RES1        (INT_NUM_BASE+0x1d)     /* reserved */
  534. #define INT_NUM_RES2        (INT_NUM_BASE+0x1e)     /* reserved */
  535. #define INT_NUM_RES3        (INT_NUM_BASE+0x1f)     /* reserved */
  537. #ifdef __cplusplus
  538. }
  539. #endif
  541. #endif /* __INCm5272h */