开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
ppc860Cpm.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：51k
源码类别：

VxWorks

开发平台：

C/C++

ppc860Cpm.h：源码内容
  1. /* ppc860Cpm.h - Motorola PPC860 Communication Processor Module header file */
  3. /* Copyright 1984-1998 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01g,11jan99,cn   Corrected/added defines for CP commands (SPR# 20337),
  9.  added qualifier volatile where needed (SPR# 24295).
  10. 01f,09nov98,cn   Added support for Fast Ethernet Controller.
  11. 01e,20apr98,map  fixed SIMODE definitions [SPR# 20157]
  12. 01d,13apr98,map  added more SCC definitions.
  13. 01c,25mar98,map  added SCC, PIP, I2C, CPCR, definitions.
  14. 01b,09may96,dzb  added CPM_CR_... flags for the CPM command register.
  15. 01a,24apr96,tpr  created.
  16. */
  18. /*
  19.  * This file contains constants of the Communication Processor Unit (SIU) for
  20.  * the Motorola MPC860 PowerPC microcontroller.
  21.  */
  23. #ifndef __INCppc860Cpmh
  24. #define __INCppc860Cpmh
  26. #ifdef __cplusplus
  27. extern "C" {
  28. #endif
  30.     
  31. /* device and channel structures */
  33. /* 
  34.  * The PPC860SMC_CHAN structure defines a serial I/O channel which
  35.  * describes the (TBD) registers for a given channel. 
  36.  * Also the various SIO driver functions ( ioctl, txStarup, callbackInstall,
  37.  * pollInput, polloutput ) that this channel could utilize are declared 
  38.  * here.
  39.  */
  41. #ifdef _ASMLANGUAGE
  42. #  define SMC_ADRS(reg) (MPC860SMC1_BASE + (reg * MPC860SMC1_REG_OFFSET))
  43. #else
  44. #  define SMC_ADRS(reg) ((VCHAR *)MPC860SMC1_BASE+(reg*MPC860SMC1_REG_OFFSET))
  45. #endif /* _ASMLANGUAGE */
  47. /* SIO -- mpc860 serial channel chip -- register definitions */
  49. /* Buffer Descriptor Pointer Definitions */
  51. /* Receive BD status bits 16-bit value */
  53. #define BD_RX_EMPTY_BIT 0x8000 /* buffer is empty */
  54. #define BD_RX_WRAP_BIT 0x2000 /* last BD in chain */
  55. #define BD_RX_INTERRUPT_BIT 0x1000 /* set interrupt when filled */
  56. #define BD_RX_CON_MODE_BIT 0x0200 /* Continuous Mode bit */
  57. #define BD_RX_IDLE_CLOSE_BIT 0x0100 /* Close on IDLE recv bit */
  58. #define BD_RX_BREAK_CLOSE_BIT 0x0020 /* Close on break recv bit */
  59. #define BD_RX_FRAME_CLOSE_BIT 0x0010 /* Close on frame error bit */
  60. #define BD_RX_PARITY_ERROR_BIT 0x0008 /* Parity error in last byte */
  61. #define BD_RX_OVERRUN_ERROR_BIT 0x0002 /* Overrun occurred */
  63. /* Transmit BD status bits 16-bit value */
  65. #define BD_TX_READY_BIT 0x8000 /* Transmit ready/busy bit */
  66. #define BD_TX_WRAP_BIT 0x2000 /* last BD in chain */
  67. #define BD_TX_INTERRUPT_BIT 0x1000 /* set interrupt when emptied */
  68. #define BD_TX_CON_MODE_BIT 0x0200 /* Continuous Mode bit */
  69. #define BD_TX_PREABMLE_BIT 0x0100 /* send preamble sequence */
  71. #define BD_STATUS_OFFSET 0x00 /* two bytes */
  72. #define BD_DATA_LENGTH_OFFSET 0x02 /* two bytes */
  73. #define BD_BUF_POINTER_OFFSET 0x04 /* four bytes */
  75. /* SDMA Configuraton Register bit definition (SDCR - 0x30) */
  77. #define SDCR_FRZ_MSK 0x00006000 /* Freeze mask */
  78. #define SDCR_RAID_MSK 0x00000003 /* Risc Controller Arbitration ID */
  79. #define SDCR_FAID_MSK   0x0000000c      /* FEC Arbitration ID mask */
  80. #define SDCR_FAM_EN     0x00000040      /* FEC Agressive Mode Enable */
  81. #define SDCR_FAID_BR6   0x00000000      /* FEC Arbitration ID U-Bus priority 6*/
  82. #define SDCR_FAID_BR5   0x00000004      /* FEC Arbitration ID U-Bus priority 5*/
  83. #define SDCR_FAID_BR2   0x00000008      /* FEC Arbitration ID U-Bus priority 2*/
  84. #define SDCR_FAID_BR1   0x0000000c      /* FEC Arbitration ID U-Bus priority 1*/
  85. #define SDCR_RAID_BR6 0x00000000 /* U-BUS arbitration priority 6 (BR6) */
  86. #define SDCR_RAID_BR5 0x00000001 /* U-BUS arbitration priority 5 (BR5) */
  87. #define SDCR_RAID_BR2 0x00000002 /* U-BUS arbitration priority 2 (BR2) */
  88. #define SDCR_RAID_BR1 0x00000003 /* U-BUS arbitration priority 1 (BR1) */
  90. /* SDMA Status Register bit definition (SDSR - 0x908) */
  92. #define SDSR_SBER 0x80 /* Channel Bus Error */
  93. #define SDSR_RINT 0x40 /* Reserved Interrupt */
  94. #define SDSR_DSP2 0x02 /* DSP chain interrupt 2 */
  95. #define SDSR_DSP1 0x01 /* DSP chain interrupt 1 */
  97. /* IDMA Status Register bit definition (IDSR - 0x910) */
  99. #define IDSR_OB 0x04 /* Out of Buffer */
  100. #define IDSR_DONE 0x02 /* IDMA transfert Done */
  101. #define IDSR_AD 0x01 /* Auxiliry Done */
  103. /* Timer Global Configuration Register bit definition (TGCR - 0x980) */
  105. #define TGCR_CAS4 0x8000 /* Cascade Timer 3 and 4 */
  106. #define TGCR_FRZ4 0x4000 /* Freeze timer 4 */
  107. #define TGCR_STP4 0x2000 /* Stop timer 4 */
  108. #define TGCR_RST4 0x1000 /* Reset timer 4 */
  109. #define TGCR_GM2 0x0800 /* Gate Mode for Pin 2 */
  110. #define TGCR_FRZ3 0x0400 /* Freeze timer 3 */
  111. #define TGCR_STP3 0x0200 /* Stop timer 3 */
  112. #define TGCR_RST3 0x0100 /* Reset timer 3 */
  113. #define TGCR_CAS2 0x0080 /* Cascade Timer 1 and 2 */
  114. #define TGCR_FRZ2 0x0040 /* Freeze timer 2 */
  115. #define TGCR_STP2 0x0020 /* Stop timer 2 */
  116. #define TGCR_RST2 0x0010 /* Reset timer 2 */
  117. #define TGCR_GM1 0x0008 /* Gate Mode for Pin 1 */
  118. #define TGCR_FRZ1 0x0004 /* Freeze timer 1 */
  119. #define TGCR_STP1 0x0002 /* Stop timer 1 */
  120. #define TGCR_RST1 0x0001 /* Reset timer 1 */
  122. /* Timer Mode Register bit definition (TMRx - 0x990) */
  124. #define TMR_PS_MSK 0xff00 /* Prescaler Value */
  125. #define TMR_CE_MSK 0x00c0 /* Capture Edge and Enable Interrupt */
  126. #define TMR_CE_INTR_DIS 0x0000 /* Disable Interrupt on capture event */
  127. #define TMR_CE_RISING 0x0040 /* Capture on Rising TINx edge only */
  128. #define TMR_CE_FALLING 0x0080 /* Capture on Falling TINx edge only */
  129. #define TMR_CE_ANY 0x00c0 /* Capture on any TINx edge */
  130. #define TMR_OM 0x0020 /* Output Mode */
  131. #define TMR_ORI 0x0010 /* Output Reference Interrupt Enable */
  132. #define TMR_FRR 0x0008 /* Free Run/Restart */
  133. #define TMR_ICLK_MSK 0x0006 /* Timer Input Clock Source mask */
  134. #define TMR_ICLK_IN_CAS 0x0000 /* Internally cascaded input */
  135. #define TMR_ICLK_IN_GEN 0x0002 /* Internal General system clock */
  136. #define TMR_ICLK_IN_GEN_DIV16 0x0004 /* Internal General system clk div 16 */
  137. #define TMR_ICLK_TIN_PIN 0x0006 /* TINx pin */
  138. #define TMR_GE 0x0001 /* Gate Enable */
  140. /* Timer Event Register bit definition (TERx - 0x9B0) */
  142. #define TER_REF 0x0002 /* Output Reference Event */
  143. #define TER_CAP 0x0001 /* Capture Event */
  145. /* BDG Configuratioon REgister bit definition (BRGC - 0x9F0) */
  147. #define BRGC_RST 0x20000 /* Reset BRG */
  148. #define BRGC_EN 0x10000 /* Enable BRG count */
  149. #define BRGC_EXTC_MSK 0x08000 /* External Clock Source Mask */
  150. #define BRGC_EXTC_BRGCLK 0x00000 /* Baud Rate Gen clock source */
  151. #define BRGC_EXTC_CLK2  0x04000 /* CLK2 pin = BRG source */
  152. #define BRGC_EXTC_CLK6 0x08000 /* CLK6 pin = BRG source */
  153. #define BRGC_ATB 0x02000 /* 1 = Autobaud on Rx */
  154. /* 0 = normal operation */
  155. #define BRGC_CD_MSK 0x01FFE /* clock divider 12 bit value */
  156. #define BRGC_CD_SHIFT 0x1 /* shifted up one bit */
  157. #define BRGC_DIV16 0x00001 /* BRG Clock divide by 16 */
  159. /* UART Mode Register bit definition (PSMR - 0x0A08) */
  161. #define PSMR_FLC 0x8000 /* Flow Control */
  162. #define PSMR_SL 0x4000 /* Stop Length */
  163. #define PSMR_CL_MSK 0x3000 /* Character Length Mask */
  164. #define PSMR_CL_5_BITS 0x0000 /* Character Length: 5 bits */
  165. #define PSMR_CL_6_BITS 0x1000 /* Character Length: 6 bits */
  166. #define PSMR_CL_7_BITS 0x2000 /* Character Length: 7 bits */
  167. #define PSMR_CL_8_BITS 0x3000 /* Character Length: 8 bits */
  168. #define PSMR_UM_MSK 0x0c00 /* UART Mode Mask */
  169. #define PSMR_UM_NORMAL 0x0000 /* UART Mode: normal */
  170. #define PSMR_UM_NON_AUTO 0x0400 /* UART Mode: multidrop non-automatic */
  171. #define PSMR_UM_AUTO 0x0c00 /* UART Mode: multidrop automatic */
  172. #define PSMR_FRZ 0x0200 /* Freeze Transmission */
  173. #define PSMR_RZS 0x0100 /* Receive Zero Stop bits */
  174. #define PSMR_SYN 0x0080 /* Synchronous Mode */
  175. #define PSMR_DRT 0x0040 /* Disable Receiver While Transmitting*/
  176. #define PSMR_PEN 0x0010 /* Parity Enable */
  177. #define PSMR_RPN_MSK 0x000c /* Receiver Parity Mode Mask */
  178. #define PSMR_RPN_ODD 0x0000 /* Receiver Parity Mode: Odd parity */
  179. #define PSMR_RPN_LOW 0x0004 /* Receiver Parity Mode: Low parity */
  180. #define PSMR_RPN_EVEN 0x0008 /* Receiver Parity Mode: Even parity */
  181. #define PSMR_RPN_HIGH 0x000c /* Receiver Parity Mode: High parity */
  182. #define PSMR_TPN_MSK 0x0003 /* Transmitter Parity Mode Mask */
  183. #define PSMR_TPN_ODD 0x0000 /* Transmit Parity Mode: Odd parity */
  184. #define PSMR_TPN_LOW 0x0001 /* Transmit Parity Mode: Low parity */
  185. #define PSMR_TPN_EVEN 0x0002 /* Transmit Parity Mode: Even parity */
  186. #define PSMR_TPN_HIGH 0x0003 /* Transmit Parity Mode: High parity */
  188. /* CPM - Communication Processor Module */
  190. /* Command Register definitions (CPCR - 0x9C0) */    
  191.  
  192. #define CPM_CR_FLG              0x0001 /* flag - command executing */ 
  193. #define CPM_CR_RESET 0x8000 /* software reset command */
  194. #define CPM_CR_OPCODE           0x0f00 /* command opcode */
  195. #define CPM_CR_CHAN(x) (((x) & 0x000f) << 4)
  196. #define CPM_CR_OP(x) (((x) & 0x000f) << 8)
  197.     
  198. /* CPCR - Channel Numbers */
  200. #define CPM_CR_CHANNEL_SCC1     CPM_CR_CHAN(0x0) /* SCC1 channel */ 
  201. #define CPM_CR_CHANNEL_I2C CPM_CR_CHAN(0x1) /* I2C channel */
  202. #define CPM_CR_CHANNEL_SCC2     CPM_CR_CHAN(0x4) /* SCC2 channel */
  203. #define CPM_CR_CHANNEL_SPI      CPM_CR_CHAN(0x5) /* SPI channel */ 
  204. #define CPM_CR_CHANNEL_RTMR     CPM_CR_CHAN(0x5) /* RISC timer channel */
  205. #define CPM_CR_CHANNEL_SCC3     CPM_CR_CHAN(0x8) /* SCC3 channel */ 
  206. #define CPM_CR_CHANNEL_SMC1     CPM_CR_CHAN(0x9) /* SMC1 channel */ 
  207. #define CPM_CR_CHANNEL_IDMA1    CPM_CR_CHAN(0x1) /* IDMA1 channel */ 
  208. #define CPM_CR_CHANNEL_SCC4     CPM_CR_CHAN(0xc) /* SCC4 channel */ 
  209. #define CPM_CR_CHANNEL_SMC2     CPM_CR_CHAN(0xd) /* SMC2 channel */ 
  210. #define CPM_CR_CHANNEL_PIP CPM_CR_CHAN(0xd) /* PIP channel */
  211. #define CPM_CR_CHANNEL_IDMA2    CPM_CR_CHAN(0x5) /* IDMA2 channel */ 
  212. #define CPM_CR_CHANNEL_DSP1     CPM_CR_CHAN(0x9) /* DSP1 channel */ 
  213. #define CPM_CR_CHANNEL_DSP2     CPM_CR_CHAN(0xd) /* DSP2 channel */ 
  214.  
  215. /* CPCR - opcodes */
  216.  
  217. #define CPM_CR_OPCODE_INIT_RT   CPM_CR_OP(0x0) /* Init rx and tx */
  218. #define CPM_CR_OPCODE_INIT_R    CPM_CR_OP(0x1) /* init rx only */
  219. #define CPM_CR_OPCODE_INIT_T    CPM_CR_OP(0x2) /* init tx only */
  220. #define CPM_CR_OPCODE_HUNT      CPM_CR_OP(0x3) /* rx frame hunt mode */
  221. #define CPM_CR_OPCODE_STOP      CPM_CR_OP(0x4) /* stop tx */
  222. #define CPM_CR_OPCODE_GRSTOP    CPM_CR_OP(0x5) /* gracefully stop tx */
  223. #define CPM_CR_OPCODE_IDMA_INIT CPM_CR_OP(0x5) /* init idma */
  224. #define CPM_CR_OPCODE_RESTART   CPM_CR_OP(0x6) /* restart tx */
  225. #define CPM_CR_OPCODE_CLOSE     CPM_CR_OP(0x7) /* close rx buffer */
  226. #define CPM_CR_OPCODE_SET_GROUP CPM_CR_OP(0x8) /* set group address */
  227. #define CPM_CR_OPCODE_SET_ITMR CPM_CR_OP(0x8) /* set itimer */
  228. #define CPM_CR_OPCODE_GCI_TMO CPM_CR_OP(0x9) /* gci timeout */
  229. #define CPM_CR_OPCODE_RESET_BCS CPM_CR_OP(0xa) /* blk chk seq reset */
  230. #define CPM_CR_OPCODE_GCI_ABRT CPM_CR_OP(0xa) /* gci abort request */
  231. #define CPM_CR_OPCODE_IDMA_STOP CPM_CR_OP(0xb) /* stop idma */
  232. #define CPM_CR_OPCODE_DSP_START CPM_CR_OP(0xc) /* start DSP */
  233. #define CPM_CR_OPCODE_DSP_INIT CPM_CR_OP(0xd) /* init DSP */    
  235. #define CPM_CR_SCC_INIT_RT      CPM_CR_OPCODE_INIT_RT /* rx and tx init */
  236. #define CPM_CR_SCC_INIT_R       CPM_CR_OPCODE_INIT_R /* init rx only */
  237. #define CPM_CR_SCC_INIT_T       CPM_CR_OPCODE_INIT_T /* init tx only */
  238. #define CPM_CR_SCC_HUNT         CPM_CR_OPCODE_HUNT /* rx frm hunt mode */
  239. #define CPM_CR_SCC_STOP         CPM_CR_OPCODE_STOP /* stop tx */
  240. #define CPM_CR_SCC_GRSTOP       CPM_CR_OPCODE_GRSTOP /* graceful stop tx */
  241. #define CPM_CR_SCC_RESTART      CPM_CR_OPCODE_RESTART /* restart tx */
  242. #define CPM_CR_SCC_CLOSE        CPM_CR_OPCODE_CLOSE /* close rx buffer */
  243. #define CPM_CR_SCC_SET_GROUP    CPM_CR_OPCODE_SET_GROUP /* set group adrs */
  244. #define CPM_CR_SCC_RESET_BCS    CPM_CR_OPCODE_RESET_BCS /* reset BCS */
  245.  
  246. #define CPM_CR_SMC_INIT_RT      CPM_CR_OPCODE_INIT_RT /* rx and tx init */
  247. #define CPM_CR_SMC_INIT_R       CPM_CR_OPCODE_INIT_R /* init rx only */
  248. #define CPM_CR_SMC_INIT_T       CPM_CR_OPCODE_INIT_T /* init tx only */
  249. #define CPM_CR_SMC_HUNT         CPM_CR_OPCODE_HUNT /* rx frm hunt mode */
  250. #define CPM_CR_SMC_STOP         CPM_CR_OPCODE_STOP /* stop tx */
  251. #define CPM_CR_SMC_RESTART CPM_CR_OPCODE_RESTART /* restart tx */
  252. #define CPM_CR_SMC_CLOSE        CPM_CR_OPCODE_CLOSE /* close rx buffer */
  254. #define CPM_CR_SMC_GCI_INIT_RT CPM_CR_OPCODE_INIT_RT /* rx and tx init */
  255. #define CPM_CR_SMC_GCI_TMO CPM_CR_OPCODE_GCI_TMO /* GCI timeout */
  256. #define CPM_CR_SMC_GCI_ABORT    CPM_CR_OPCODE_GCI_ABRT /* GCI abort */
  258. #define CPM_CR_SPI_INIT_RT      CPM_CR_OPCODE_INIT_RT /* rx and tx init */
  259. #define CPM_CR_SPI_INIT_R       CPM_CR_OPCODE_INIT_R /* init rx only */
  260. #define CPM_CR_SPI_INIT_T       CPM_CR_OPCODE_INIT_T /* init tx only */
  261. #define CPM_CR_SPI_CLOSE        CPM_CR_OPCODE_CLOSE /* close rx buffer */
  263. #define CPM_CR_I2C_INIT_RT      CPM_CR_OPCODE_INIT_RT /* rx and tx init */
  264. #define CPM_CR_I2C_INIT_R       CPM_CR_OPCODE_INIT_R /* init rx only */
  265. #define CPM_CR_I2C_INIT_T       CPM_CR_OPCODE_INIT_T /* init tx only */
  266. #define CPM_CR_I2C_CLOSE        CPM_CR_OPCODE_CLOSE /* close rx buffer */
  268. #define CPM_CR_IDMA_INIT CPM_CR_OPCODE_IDMA_INIT /* IDMA init */
  269. #define CPM_CR_IDMA_STOP CPM_CR_OPCODE_IDMA_STOP /* IDMA stop */
  271. #define CPM_CR_DSP_START CPM_CR_OPCODE_DSP_START /* DSP start */
  272. #define CPM_CR_DSP_INIT CPM_CR_OPCODE_DSP_INIT /* DSP init */
  274. #define CPM_CR_TIMER_SET CPM_CR_OPCODE_SET_ITMR /* TIMER set */
  276. /* UART Even Register bit definition (SCCE - 0x0A10) */
  278. #define SCCE_GLR 0x1000 /* Glitch on Receiver */
  279. #define SCCE_GLT 0x0800 /* Glitch on Transmitter */
  280. #define SCCE_AB 0x0200 /* Auto Baud */
  281. #define SCCE_IDL 0x0100 /* Idle Sequence Status Changed */
  282. #define SCCE_GRA 0x0080 /* Graceful stop complete */
  283. #define SCCE_BRKE 0x0040 /* Break End */
  284. #define SCCE_BRKS 0x0020 /* Break Start */
  285. #define SCCE_CCR 0x0008 /* Control Character Received */
  286. #define SCCE_BSY 0x0004 /* Busy Condition */
  287. #define SCCE_TX 0x0002 /* Transmitter Buffer */
  288. #define SCCE_RX 0x0001 /* Receiver Buffer */
  290. /* SCC Status Register bit definition (SCCS - 0x0A17) */
  292. #define SCCS_ID 0x01 /* Idle Status */
  294. /* SI Mode Register bit definition (SIMODE - 0xAE0) */
  296. #define SIMODE_SMC2_MUX 0x80000000 /* connected to mux SI */
  297. #define SIMODE_SMC2_NMSI 0x00000000 /* NMSI mode */
  298. #define SIMODE_SMC2CS_BRG1 0x00000000 /* BRG1 is clock source */
  299. #define SIMODE_SMC2CS_BRG2 0x10000000 /* BRG2 is clock source */
  300. #define SIMODE_SMC2CS_BRG3 0x20000000 /* BRG3 is clock source */
  301. #define SIMODE_SMC2CS_BRG4 0x30000000 /* BRG4 is clock source */
  302. #define SIMODE_SMC2CS_CLK5 0x40000000 /* CLK5 is clock source */
  303. #define SIMODE_SMC2CS_CLK6 0x50000000 /* CLK6 is clock source */
  304. #define SIMODE_SMC2CS_CLK7 0x60000000 /* CLK7 is clock source */
  305. #define SIMODE_SMC2CS_CLK8 0x70000000 /* CLK8 is clock source */
  306. #define SIMODE_SDMB_MSK 0x0c000000 /* SI Diagnostic Mode - TDM B */
  307. #define SIMODE_SDMB_NORM 0x00000000 /* Diag Mode-normal operation */
  308. #define SIMODE_SDMB_ECHO 0x04000000 /* Diag Mode-auto echo */
  309. #define SIMODE_SDMB_LOOP 0x08000000 /* Diag Mode-internal loopback*/
  310. #define SIMODE_SDMB_LCTR 0x0C000000 /* Diag Mode-loopback control */
  311. #define SIMODE_RFSDB_MSK 0x03000000 /* Receive Frame Delay TDM B */
  312. #define SIMODE_RFSDB_NO_DELAY 0x00000000 /* Receive Delay - No Delay */
  313. #define SIMODE_RFSDB_1BIT 0x01000000 /* Receive Delay - 1bit delay */
  314. #define SIMODE_RFSDB_2BIT 0x02000000 /* Receive Delay - 2bit delay */
  315. #define SIMODE_RFSDB_3BIT 0x03000000 /* Receive Delay - 3bit delay */
  316. #define SIMODE_DSCB 0x00800000 /* Double Speed Clocl TDM B */
  317. #define SIMODE_CRTB 0x00400000 /* Common Rcv and Trans. pins */
  318. #define SIMODE_STZB 0x00200000 /* Set L1TxDx to Zero TDM B */
  319. #define SIMODE_CEB_FALLING 0x00000000 /* Clock Edge - falling */
  320. #define SIMODE_CEB_RISING 0x00100000 /* Clock Edge - rising */
  321. #define SIMODE_FEB_FALLING 0x00000000 /* Frame Sync Edge - falling  */
  322. #define SIMODE_FEB_RISING 0x00080000 /* Frame Sync Edge - rising */
  323. #define SIMODE_GMB_GCI_SCIT 0x00000000 /* Grant Mode - GCI/SCIT */
  324. #define SIMODE_GMB_IDL 0x00040000 /* Grant Mode - idle */
  325. #define SIMODE_TFSDB_MSK 0x00030000 /* Transmit Frame Sync Delay */
  326. #define SIMODE_TFSDB_NO_DELAY 0x00000000 /* Transmit Delay - No Delay */
  327. #define SIMODE_TFSDB_1BIT 0x00010000 /* Transmit Delay - 1bit */
  328. #define SIMODE_TFSDB_2BIT 0x00020000 /* Transmit Delay - 2bit */
  329. #define SIMODE_TFSDB_3BIT 0x00030000 /* Transmit Delay - 3bit */
  332. #define SIMODE_SMC1_MUX 0x00008000 /* connected to mux SI */
  333. #define SIMODE_SMC1_NMSI 0x00000000 /* NMSI mode */
  334. #define SIMODE_SMC1CS_BRG1 0x00000000 /* BRG1 is clock source */
  335. #define SIMODE_SMC1CS_BRG2 0x00001000 /* BRG2 is clock source */
  336. #define SIMODE_SMC1CS_BRG3 0x00002000 /* BRG3 is clock source */
  337. #define SIMODE_SMC1CS_BRG4 0x00003000 /* BRG4 is clock source */
  338. #define SIMODE_SMC1CS_CLK1 0x00004000 /* CLK1 is clock source */
  339. #define SIMODE_SMC1CS_CLK2 0x00005000 /* CLK2 is clock source */
  340. #define SIMODE_SMC1CS_CLK3 0x00006000 /* CLK3 is clock source */
  341. #define SIMODE_SMC1CS_CLK4 0x00007000 /* CLK4 is clock source */
  342. #define SIMODE_SDMA_MSK 0x00000c00 /* SI Diagnostic Mode - TDM B */
  343. #define SIMODE_SDMA_NORM 0x00000000 /* Diag Mode-normal operation */
  344. #define SIMODE_SDMA_ECHO 0x00000400 /* Diag Mode-auto echo */
  345. #define SIMODE_SDMA_LOOP 0x00000800 /* Diag Mode-internal loopback*/
  346. #define SIMODE_SDMA_LCTR 0x00000C00 /* Diag Mode-loopback control */
  347. #define SIMODE_RFSDA_MSK 0x00000300 /* Receive Frame Delay TDM A */
  348. #define SIMODE_RFSDA_NO_DELAY 0x00000000 /* Receive Delay - No Delay */
  349. #define SIMODE_RFSDA_1BIT_DELAY 0x00000100 /* Receive Delay - 1bit delay */
  350. #define SIMODE_RFSDA_2BIT_DELAY 0x00000200 /* Receive Delay - 2bit delay */
  351. #define SIMODE_RFSDA_3BIT_DELAY 0x00000300 /* Receive Delay - 3bit delay */
  352. #define SIMODE_DSCA 0x00000080 /* Double Speed Clocl TDM A */
  353. #define SIMODE_CRTA 0x00000040 /* Common Rcv and Trans. pins */
  354. #define SIMODE_STZA 0x00000020 /* Set L1TxDx to Zero TDM A */
  355. #define SIMODE_CEA_FALLING 0x00000000 /* Clock Edge - falling */
  356. #define SIMODE_CEA_RISING 0x00000010 /* Clock Edge - rising */
  357. #define SIMODE_FEA_FALLING 0x00000000 /* Frame Sync Edge - falling  */
  358. #define SIMODE_FEA_RISING 0x00000008 /* Frame Sync Edge - rising */
  359. #define SIMODE_GMA_GCI_SCIT 0x00000000 /* Grant Mode - GCI/SCIT */
  360. #define SIMODE_GMA_IDL 0x00000004 /* Grant Mode - idle */
  361. #define SIMODE_TFSDA_MSK 0x00000003 /* Transmit Frame Sync Delay */
  362. #define SIMODE_TFSDA_NO_DELAY 0x00000000 /* Transmit Delay - No Delay */
  363. #define SIMODE_TFSDA_1BIT 0x00000001 /* Transmit Delay - 1bit */
  364. #define SIMODE_TFSDA_2BIT 0x00000002 /* Transmit Delay - 2bit */
  365. #define SIMODE_TFSDA_3BIT 0x00000003 /* Transmit Delay - 3bit */
  367. /* SI Global Mode Register bit definition (SIGMR - 0xAE4) */
  369. #define SIGMR_ENB 0x08 /* Enable Channel B */
  370. #define SIGMR_ENA 0x04 /* Enable Channel A */
  371. #define SIGMR_RDM_MSK 0x03 /* Ram Division Mode mask */
  373. /* SI Status Register bit definition (SISTR - 0xAE6) */
  375. #define SISTR_CRORA 0x80 /* Current Route of TDM A Receiver */
  376. #define SISTR_CROTA 0x40 /* Current Route of TDM A Transmitter */
  377. #define SISTR_CRORB 0x20 /* Current Route of TDM B Receiver */
  378. #define SISTR_CROTB 0x10 /* Current Route of TDM B Transmitter */
  380. /* SI Command Register bit definition (SICMR - 0xAE7) */
  382. #define SICMR_CSRRA 0x80 /* Change Shadow RAM - TDM A Receiver */
  383. #define SICMR_CSRTA 0x40 /* Change Shadow RAM - TDM A Transmit */
  384. #define SICMR_CSRRB 0x20 /* Change Shadow RAM - TDM B Receiver */
  385. #define SICMR_CSRTB 0x10 /* Change Shadow RAM - TDM B Transmit */
  387. /* SI Clock Route Register bit definition (SICR - 0xAEC) */
  389. #define SICR_GR4 0x80000000 /* Grant Support of SCC4 */
  390. #define SICR_SC4_MUX 0x40000000 /* SCC4 Connection - mux SI */
  391. #define SICR_R4CS_MSK 0x38000000 /* SCC4 Receive Clock Source */
  392. #define SICR_R4CS_BRG1 0x00000000 /* BRG1 clock source */
  393. #define SICR_R4CS_BRG2 0x08000000 /* BRG2 clock source */
  394. #define SICR_R4CS_BRG3 0x10000000 /* BRG3 clock source */
  395. #define SICR_R4CS_BRG4 0x18000000 /* BRG4 clock source */
  396. #define SICR_R4CS_CLK5 0x20000000 /* CLK5 clock source */
  397. #define SICR_R4CS_CLK6 0x28000000 /* CLK6 clock source */
  398. #define SICR_R4CS_CLK7 0x30000000 /* CLK7 clock source */
  399. #define SICR_R4CS_CLK8 0x38000000 /* CLK8 clock source */
  400. #define SICR_T4CS_MSK 0x07000000 /* SCC4 Transmit Clock Source */
  401. #define SICR_T4CS_BRG1 0x00000000 /* BRG1 clock source */
  402. #define SICR_T4CS_BRG2 0x01000000 /* BRG2 clock source */
  403. #define SICR_T4CS_BRG3 0x02000000 /* BRG3 clock source */
  404. #define SICR_T4CS_BRG4 0x03000000 /* BRG4 clock source */
  405. #define SICR_T4CS_CLK5 0x04000000 /* CLK5 clock source */
  406. #define SICR_T4CS_CLK6 0x05000000 /* CLK6 clock source */
  407. #define SICR_T4CS_CLK7 0x06000000 /* CLK7 clock source */
  408. #define SICR_T4CS_CLK8 0x07000000 /* CLK8 clock source */
  410. #define SICR_GR3 0x00800000 /* Grant Support of SCC3 */
  411. #define SICR_SC3_MUX 0x00400000 /* SCC3 Connection - mux SI */
  412. #define SICR_R3CS_MSK 0x00380000 /* SCC3 Receive Clock Source */
  413. #define SICR_R3CS_BRG1 0x00000000 /* BRG1 clock source */
  414. #define SICR_R3CS_BRG2 0x00080000 /* BRG2 clock source */
  415. #define SICR_R3CS_BRG3 0x00100000 /* BRG3 clock source */
  416. #define SICR_R3CS_BRG4 0x00180000 /* BRG4 clock source */
  417. #define SICR_R3CS_CLK5 0x00200000 /* CLK5 clock source */
  418. #define SICR_R3CS_CLK6 0x00280000 /* CLK6 clock source */
  419. #define SICR_R3CS_CLK7 0x00300000 /* CLK7 clock source */
  420. #define SICR_R3CS_CLK8 0x00380000 /* CLK8 clock source */
  421. #define SICR_T3CS_MSK 0x00070000 /* SCC3 Transmit Clock Source */
  422. #define SICR_T3CS_BRG1 0x00000000 /* BRG1 clock source */
  423. #define SICR_T3CS_BRG2 0x00010000 /* BRG2 clock source */
  424. #define SICR_T3CS_BRG3 0x00020000 /* BRG3 clock source */
  425. #define SICR_T3CS_BRG4 0x00030000 /* BRG4 clock source */
  426. #define SICR_T3CS_CLK5 0x00040000 /* CLK5 clock source */
  427. #define SICR_T3CS_CLK6 0x00050000 /* CLK6 clock source */
  428. #define SICR_T3CS_CLK7 0x00060000 /* CLK7 clock source */
  429. #define SICR_T3CS_CLK8 0x00070000 /* CLK8 clock source */
  431. #define SICR_GR2 0x00008000 /* Grant Support of SCC2 */
  432. #define SICR_SC2_MUX 0x00004000 /* SCC2 Connection - mux SI */
  433. #define SICR_R2CS_MSK 0x00003800 /* SCC2 Receive Clock Source */
  434. #define SICR_R2CS_BRG1 0x00000000 /* BRG1 clock source */
  435. #define SICR_R2CS_BRG2 0x00000800 /* BRG2 clock source */
  436. #define SICR_R2CS_BRG3 0x00001000 /* BRG3 clock source */
  437. #define SICR_R2CS_BRG4 0x00001800 /* BRG4 clock source */
  438. #define SICR_R2CS_CLK1 0x00002000 /* CLK1 clock source */
  439. #define SICR_R2CS_CLK2 0x00002800 /* CLK2 clock source */
  440. #define SICR_R2CS_CLK3 0x00003000 /* CLK3 clock source */
  441. #define SICR_R2CS_CLK4 0x00003800 /* CLK4 clock source */
  442. #define SICR_T2CS_MSK 0x00000700 /* SCC2 Transmit Clock Source */
  443. #define SICR_T2CS_BRG1 0x00000000 /* BRG1 clock source */
  444. #define SICR_T2CS_BRG2 0x00000100 /* BRG2 clock source */
  445. #define SICR_T2CS_BRG3 0x00000200 /* BRG3 clock source */
  446. #define SICR_T2CS_BRG4 0x00000300 /* BRG4 clock source */
  447. #define SICR_T2CS_CLK1 0x00000400 /* CLK1 clock source */
  448. #define SICR_T2CS_CLK2 0x00000500 /* CLK2 clock source */
  449. #define SICR_T2CS_CLK3 0x00000600 /* CLK3 clock source */
  450. #define SICR_T2CS_CLK4 0x00000700 /* CLK4 clock source */
  452. #define SICR_GR1 0x00000080 /* Grant Support of SCC1 */
  453. #define SICR_SC1_MUX 0x00000040 /* SCC1 Connection - mux SI */
  454. #define SICR_R1CS_MSK 0x00000038 /* SCC1 Receive Clock Source */
  455. #define SICR_R1CS_BRG1 0x00000000 /* BRG1 clock source */
  456. #define SICR_R1CS_BRG2 0x00000008 /* BRG2 clock source */
  457. #define SICR_R1CS_BRG3 0x00000010 /* BRG3 clock source */
  458. #define SICR_R1CS_BRG4 0x00000018 /* BRG4 clock source */
  459. #define SICR_R1CS_CLK1 0x00000020 /* CLK1 clock source */
  460. #define SICR_R1CS_CLK2 0x00000028 /* CLK2 clock source */
  461. #define SICR_R1CS_CLK3 0x00000030 /* CLK3 clock source */
  462. #define SICR_R1CS_CLK4 0x00000038 /* CLK4 clock source */
  463. #define SICR_T1CS_MSK 0x00000007 /* SCC1 Transmit Clock Source */
  464. #define SICR_T1CS_BRG1 0x00000000 /* BRG1 clock source */
  465. #define SICR_T1CS_BRG2 0x00000001 /* BRG2 clock source */
  466. #define SICR_T1CS_BRG3 0x00000002 /* BRG3 clock source */
  467. #define SICR_T1CS_BRG4 0x00000003 /* BRG4 clock source */
  468. #define SICR_T1CS_CLK1 0x00000004 /* CLK1 clock source */
  469. #define SICR_T1CS_CLK2 0x00000005 /* CLK2 clock source */
  470. #define SICR_T1CS_CLK3 0x00000006 /* CLK3 clock source */
  471. #define SICR_T1CS_CLK4 0x00000007 /* CLK4 clock source */
  473. /* SI Ram Pointer bit definition (SIRP - 0xAF0) */
  475. #define SIRP_VTB_MSK 0x20000000 /* Transmitter B pointer Valid*/
  476. #define SIRP_TBPTR_MSK 0x1f000000 /* Transmitter B pointer */
  477. #define SIRP_VTA_MSK 0x00200000 /* Transmitter A pointer Valid*/
  478. #define SIRP_TAPTR_MSK 0x001f0000 /* Transmitter A pointer */
  479. #define SIRP_VRB_MSK 0x00002000 /* Receiver B pointer Valid */
  480. #define SIRP_RBPTR_MSK 0x00001f00 /* Receiver B pointer */
  481. #define SIRP_VRA_MSK 0x00000020 /* Receiver A pointer Valid */
  482. #define SIRP_RAPTR_MSK 0x0000001f /* Receiver A pointer */
  484. /* SMC UART Event Register bit definition (SMCE - 0x0A86) */ 
  486. #define SMCE_BRK 0x10 /* Break character received */
  487. #define SMCE_BSY 0x04 /* Busy Condition */
  488. #define SMCE_TX 0x02 /* Transmit Buffer */
  489. #define SMCE_RX 0x01 /* Receive Buffer */
  490. #define SMCE_ALL_EVENTS (SMCE_BRK | SMCE_BSY | SMCE_TX | SMCE_RX)
  492. /* SMC UART Mask Register bit definition (SMCM - 0x0A8A) */ 
  494. #define SMCM_BRK_MSK 0x10 /* Break character received Mask */
  495. #define SMCM_BSY_MSK 0x04 /* Busy Condition Mask */
  496. #define SMCM_TX_MSK 0x02 /* Transmit Buffer Mask */
  497. #define SMCM_RX_MSK 0x01 /* Receive Buffer Mask */
  499. /* equates for CICR register CP interrupt configuration register */
  500. #define CICR_IRL_LEVEL_0 0x00000000 /* highest interrupt level */
  501. #define CICR_IRL_LEVEL_1 0x00020000
  502. #define CICR_IRL_LEVEL_2 0x00040000
  503. #define CICR_IRL_LEVEL_3 0x00060000
  504. #define CICR_IRL_LEVEL_4 0x00080000 /* standard value */
  505. #define CICR_IRL_LEVEL_5 0x000A0000
  506. #define CICR_IRL_LEVEL_6 0x000C0000
  507. #define CICR_IRL_LEVEL_7 0x000E0000 /* lowest */
  508. #define CICR_HP_SRC_STD 0x0001F000 /* highest priority int */
  509. #define CICR_MASTER_IEN 0x00000080 /* master interrupt enable */
  511. /* SPI Mode Register bit definition (SPMODE - 0x0AA0) */
  513. #define SPMODE_LOOP 0x4000 /* Loop Mode */
  514. #define SPMODE_CI 0x2000 /* Clock Invert */
  515. #define SPMODE_CI_LOW 0x0000 /* Inactive state is low */
  516. #define SPMODE_CI_HIGH 0x2000 /* Inactive state is high */
  517. #define SPMODE_CP 0x1000 /* Clock Phase */
  518. #define SPMODE_CP_MIDDLE 0x0000 /* Clock Phase: middle of the data */
  519. #define SPMODE_CP_BEGIN 0x1000 /* Clock Phase: Beginning of the data */
  520. #define SPMODE_DIV16 0x0800 /* BRGCLK Divide by 16 */
  521. #define SPMODE_REV 0x0400 /* Reverse Data */
  522. #define SPMODE_MS 0x0200 /* SPI Master */
  523. #define SPMODE_EN 0x0100 /* Enable SPI */
  524. #define SPMODE_LEN_MSK 0x00f0 /* Character Length */
  525. #define SPMODE_LEN_1_BIT 0x0000 /* Character Length: 1 bit */
  526. #define SPMODE_LEN_2_BITS 0x0010 /* Character Length: 2 bits */
  527. #define SPMODE_LEN_3_BITS 0x0020 /* Character Length: 3 bits */
  528. #define SPMODE_LEN_4_BITS 0x0030 /* Character Length: 4 bits */
  529. #define SPMODE_LEN_5_BITS 0x0040 /* Character Length: 5 bits */
  530. #define SPMODE_LEN_6_BITS 0x0050 /* Character Length: 6 bits */
  531. #define SPMODE_LEN_7_BITS 0x0060 /* Character Length: 7 bits */
  532. #define SPMODE_LEN_8_BITS 0x0070 /* Character Length: 8 bits */
  533. #define SPMODE_LEN_9_BITS 0x0080 /* Character Length: 9 bits */
  534. #define SPMODE_LEN_10_BITS 0x0090 /* Character Length: 10 bits */
  535. #define SPMODE_LEN_11_BITS 0x00a0 /* Character Length: 11 bits */
  536. #define SPMODE_LEN_12_BITS 0x00b0 /* Character Length: 12 bits */
  537. #define SPMODE_LEN_13_BITS 0x00c0 /* Character Length: 13 bits */
  538. #define SPMODE_LEN_14_BITS 0x00d0 /* Character Length: 14 bits */
  539. #define SPMODE_LEN_15_BITS 0x00e0 /* Character Length: 15 bits */
  540. #define SPMODE_LEN_16_BITS 0x00f0 /* Character Length: 16 bits */
  541. #define SPMODE_PM_MSK 0x000f /* BRGCLK Prescale Modulus select mask*/
  542. #define SPMODE_PM_DIV4 0x0000 /* BRGCLK clock divided by 4 */
  543. #define SPMODE_PM_DIV8 0x0001 /* BRGCLK clock divided by 8 */
  544. #define SPMODE_PM_DIV12 0x0002 /* BRGCLK clock divided by 12 */
  545. #define SPMODE_PM_DIV16 0x0003 /* BRGCLK clock divided by 16 */
  546. #define SPMODE_PM_DIV20 0x0004 /* BRGCLK clock divided by 20 */
  547. #define SPMODE_PM_DIV24 0x0005 /* BRGCLK clock divided by 24 */
  548. #define SPMODE_PM_DIV28 0x0006 /* BRGCLK clock divided by 28 */
  549. #define SPMODE_PM_DIV32 0x0007 /* BRGCLK clock divided by 32 */
  550. #define SPMODE_PM_DIV36 0x0008 /* BRGCLK clock divided by 36 */
  551. #define SPMODE_PM_DIV40 0x0009 /* BRGCLK clock divided by 40 */
  552. #define SPMODE_PM_DIV44 0x000a /* BRGCLK clock divided by 44 */
  553. #define SPMODE_PM_DIV48 0x000b /* BRGCLK clock divided by 48 */
  554. #define SPMODE_PM_DIV52 0x000c /* BRGCLK clock divided by 52 */
  555. #define SPMODE_PM_DIV56 0x000d /* BRGCLK clock divided by 56 */
  556. #define SPMODE_PM_DIV60 0x000e /* BRGCLK clock divided by 60 */
  557. #define SPMODE_PM_DIV64 0x000f /* BRGCLK clock divided by 64 */
  559. /* SPI Command Register (SPCOM - 0x0AAD) */
  561. #define SPCOM_STR 0x80 /* Start Transmit */
  564. /* SCC Receive Function Code Register bit definition (RFCR) */
  566. #define RFCR_BO_MSK 0x18 /* Byte Order Mask */
  567. #define RFCR_BO_DEC_LE 0x00 /* Byte Order: DEC little endian mode */
  568. #define RFCR_BO_PPC_LE 0x08 /* Byte Order: PPC little endian mode */
  569. /* reverse transmission order of */
  570. /* bytes compared to DEC/Intel mode */
  571. #define RFCR_BO_MOT_BE 0x18 /* Motorola Big endian mode */
  572. #define RFCR_AT_MSK 0x07 /* Address Type Mask */
  574. /* SCC Transmit Function Code Register bit definition (TFCR) */ 
  576. #define TFCR_BO_MSK 0x18 /* Byte Order Mask */
  577. #define TFCR_BO_DEC_LE 0x00 /* Byte Order: DEC little endian mode */
  578. #define TFCR_BO_PPC_LE 0x08 /* Byte Order: PPC little endian mode */
  579. /* reverse transmission order of */
  580. /* bytes compared to DEC/Intel mode */
  581. #define TFCR_BO_MOT_BE 0x18 /* Motorola Big endian mode */
  582. #define TFCR_AT_MSK 0x07 /* Address Type Mask */
  584. /* SMC UART Mode Register bit definition (SMCMR - 0x0A82) */
  586. #define SMCMR_CLEN_MSK 0x7800 /* Character Length Mask */
  587. #define SMCMR_CLEN_0_BIT 0x0000 /* Character Length: 0 bit */
  588. #define SMCMR_CLEN_1_BIT 0x0800 /* Character Length: 1 bit */
  589. #define SMCMR_CLEN_2_BITS 0x1000 /* Character Length: 2 bits */
  590. #define SMCMR_CLEN_3_BITS 0x1800 /* Character Length: 3 bits */
  591. #define SMCMR_CLEN_4_BITS 0x2000 /* Character Length: 4 bits */
  592. #define SMCMR_CLEN_5_BITS 0x2800 /* Character Length: 5 bits */
  593. #define SMCMR_CLEN_6_BITS 0x3000 /* Character Length: 6 bits */
  594. #define SMCMR_CLEN_7_BITS 0x3800 /* Character Length: 7 bits */
  595. #define SMCMR_CLEN_8_BITS 0x4000 /* Character Length: 8 bits */
  596. #define SMCMR_CLEN_9_BITS 0x4800 /* Character Length: 9 bits */
  597. #define SMCMR_CLEN_10_BITS 0x5000 /* Character Length: 10 bits */
  598. #define SMCMR_CLEN_11_BITS 0x5800 /* Character Length: 11 bits */
  599. #define SMCMR_CLEN_12_BITS 0x6000 /* Character Length: 12 bits */
  600. #define SMCMR_CLEN_13_BITS 0x6800 /* Character Length: 13 bits */
  601. #define SMCMR_CLEN_14_BITS 0x7000 /* Character Length: 14 bits */
  602. #define SMCMR_CLEN_15_BITS 0x7800 /* Character Length: 15 bits */
  603. #define SMCMR_SL 0x0400 /* Stop Length */
  604. #define SMCMR_SL_1_BIT 0x0000 /* Stop Length: 1 bit */
  605. #define SMCMR_SL_2_BITS 0x0400 /* Stop Length: 2 bits */
  606. #define SMCMR_PEN 0x0200 /* Parity Enable */
  607. #define SMCMR_PM 0x0100 /* Parity Mode */
  608. #define SMCMR_PM_ODD 0x0000 /* Parity Mode: Odd parity */
  609. #define SMCMR_PM_EVEN 0x0100 /* Parity Mode: Even parity */
  610. #define SMCMR_SM_MSK 0x0030 /* SMC Mode Mask */
  611. #define SMCMR_SM_GCI_SCIT 0x0000 /* SMC Mode: GCI or SCIT support */
  612. #define SMCMR_SM_UART 0x0020 /* SMC Mode: GCI or SCIT support */
  613. #define SMCMR_SM_TRANSPARENT 0x0030 /* SMC Mode: Totally transparent */
  614. #define SMCMR_DM_MSK 0x000c /* Diagnostic Mode Mask */
  615. #define SMCMR_DM_NORMAL 0x0000 /* Diagnostic Mode: Normal */
  616. #define SMCMR_DM_LCLB 0x0004 /* Diagnostic Mode: Local Loopback */
  617. #define SMCMR_DM_ECHO 0x0008 /* Diagnostic Mode: Echo */
  618. #define SMCMR_TEN 0x0002 /* SMC Transmit Enable */
  619. #define SMCMR_REN 0x0001 /* SMC Receive Enable */
  621. #define SMCMR_STD_MODE   (SMCMR_CLEN_9_BITS | 
  622.  SMCMR_SL_1_BIT    | 
  623.  SMCMR_SM_UART    | 
  624.  SMCMR_DM_NORMAL)
  627. #define SCMCR_STD_MODE_ENABLED (SMCMR_STD_MODE | 
  628.  SMCMR_TEN | 
  629.  SMCMR_REN)
  631. /* CPM Interrupt Vector Register (CIVR - 0x930) */
  633. #define CIVR_IVN_MSK 0xf800 /* Interrupt Vector Number */
  634. #define CIVR_IACK 0x0001 /* Interrupt Acknowledge */
  636. /* CPM Interrupt configuration Register (CICR - 0x940) */
  638. #define CICR_SCCDP_MSK 0xc00000 /* SCCd Priority Order Mask */
  639. #define CICR_SCCDP_SCC1 0x000000 /* SCC1 asserts the SCCd */ 
  640. #define CICR_SCCDP_SCC2 0x400000 /* SCC2 asserts the SCCd */ 
  641. #define CICR_SCCDP_SCC3 0x800000 /* SCC3 asserts the SCCd */ 
  642. #define CICR_SCCDP_SCC4 0xc00000 /* SCC4 asserts the SCCd */ 
  643. #define CICR_SCCCP_MSK 0x300000 /* SCCc Priority Order Mask */
  644. #define CICR_SCCCP_SCC1 0x000000 /* SCC1 asserts the SCCc */ 
  645. #define CICR_SCCCP_SCC2 0x100000 /* SCC2 asserts the SCCc */ 
  646. #define CICR_SCCCP_SCC3 0x200000 /* SCC3 asserts the SCCc */ 
  647. #define CICR_SCCCP_SCC4 0x300000 /* SCC4 asserts the SCCc */ 
  648. #define CICR_SCCBP_MSK 0x0c0000 /* SCCb Priority Order Mask */
  649. #define CICR_SCCBP_SCC1 0x000000 /* SCC1 asserts the SCCb */ 
  650. #define CICR_SCCBP_SCC2 0x040000 /* SCC2 asserts the SCCb */ 
  651. #define CICR_SCCBP_SCC3 0x080000 /* SCC3 asserts the SCCb */ 
  652. #define CICR_SCCBP_SCC4 0x0c0000 /* SCC4 asserts the SCCb */ 
  653. #define CICR_SCCAP_MSK 0x030000 /* SCCa Priority Order Mask */
  654. #define CICR_SCCAP_SCC1 0x000000 /* SCC1 asserts the SCCa */ 
  655. #define CICR_SCCAP_SCC2 0x010000 /* SCC2 asserts the SCCa */ 
  656. #define CICR_SCCAP_SCC3 0x020000 /* SCC3 asserts the SCCa */ 
  657. #define CICR_SCCAP_SCC4 0x030000 /* SCC4 asserts the SCCa */ 
  658. #define CICR_IRL_MSK 0x00e000 /* Interrupt Request Level */
  659. #define CICR_IRL_LVL0 0x000000 /* Interrupt Request Level 0 */
  660. #define CICR_IRL_LVL1 0x002000 /* Interrupt Request Level 1 */
  661. #define CICR_IRL_LVL2 0x004000 /* Interrupt Request Level 2 */
  662. #define CICR_IRL_LVL3 0x006000 /* Interrupt Request Level 3 */
  663. #define CICR_IRL_LVL4 0x008000 /* Interrupt Request Level 4 */
  664. #define CICR_IRL_LVL5 0x00a000 /* Interrupt Request Level 5 */
  665. #define CICR_IRL_LVL6 0x00c000 /* Interrupt Request Level 6 */
  666. #define CICR_IRL_LVL7 0x00e000 /* Interrupt Request Level 7 */
  667. #define CICR_HP_MSK 0x001f00 /* Highest Priority */
  668. #define CICR_IEN 0x000080 /* Interrupt Enable */
  669. #define CICR_SPS 0x000001 /* Spread Priority Scheme */
  671. /* CPM Interrupt Pending Register (CIPR - 0x944) */
  673. #define CIPR_PC15 0x80000000 /* Parallel I/O Port C[15] */
  674. #define CIPR_SCC1 0x40000000 /* SCC 1 */
  675. #define CIPR_SCC2 0x20000000 /* SCC 2 */
  676. #define CIPR_SCC3 0x10000000 /* SCC 3 */
  677. #define CIPR_SCC4 0x08000000 /* SCC 4 */
  678. #define CIPR_PC14 0x04000000 /* Parallel I/O Port C[14] */
  679. #define CIPR_TIMER1 0x02000000 /* Timer 1 */
  680. #define CIPR_PC13 0x01000000 /* Parallel I/O Port C[13] */
  681. #define CIPR_PC12 0x00800000 /* Parallel I/O Port C[12] */
  682. #define CIPR_SDMA 0x00400000 /* SDMA bus error */
  683. #define CIPR_IDMA1 0x00200000 /* IDMA 1 */
  684. #define CIPR_IDMA2 0x00100000 /* IDMA 2 */
  685. #define CIPR_TIMER2 0x00040000 /* Timer 2 */
  686. #define CIPR_R_TT 0x00020000 /* Risc Timer Table */
  687. #define CIPR_I2C 0x00010000 /* I2C */
  688. #define CIPR_PC11 0x00008000 /* Parallel I/O Port C[11] */
  689. #define CIPR_PC10 0x00004000 /* Parallel I/O Port C[10] */
  690. #define CIPR_TIMER3 0x00001000 /* Timer 3 */
  691. #define CIPR_PC9 0x00000800 /* Parallel I/O Port C[9] */
  692. #define CIPR_PC8 0x00000400 /* Parallel I/O Port C[8] */
  693. #define CIPR_PC7 0x00000200 /* Parallel I/O Port C[7] */
  694. #define CIPR_TIMER4 0x00000080 /* Timer 4 */
  695. #define CIPR_PC6 0x00000040 /* Parallel I/O Port C[6] */
  696. #define CIPR_SPI 0x00000020 /* SPI */
  697. #define CIPR_SMC1 0x00000010 /* SMC 1 */
  698. #define CIPR_SMC2_PIP 0x00000008 /* SMC 1 */
  699. #define CIPR_PC5 0x00000004 /* Parallel I/O Port C[5] */
  700. #define CIPR_PC4 0x00000002 /* Parallel I/O Port C[4] */
  702. /* CPM Interrupt Mask Register (CIMR - 0x948) */
  704. #define CIMR_PC15 0x80000000 /* Parallel I/O Port C[15] */
  705. #define CIMR_SCC1 0x40000000 /* SCC 1 */
  706. #define CIMR_SCC2 0x20000000 /* SCC 2 */
  707. #define CIMR_SCC3 0x10000000 /* SCC 3 */
  708. #define CIMR_SCC4 0x08000000 /* SCC 4 */
  709. #define CIMR_PC14 0x04000000 /* Parallel I/O Port C[14] */
  710. #define CIMR_TIMER1 0x02000000 /* Timer 1 */
  711. #define CIMR_PC13 0x01000000 /* Parallel I/O Port C[13] */
  712. #define CIMR_PC12 0x00800000 /* Parallel I/O Port C[12] */
  713. #define CIMR_SDMA 0x00400000 /* SDMA bus error */
  714. #define CIMR_IDMA1 0x00200000 /* IDMA 1 */
  715. #define CIMR_IDMA2 0x00100000 /* IDMA 2 */
  716. #define CIMR_TIMER2 0x00040000 /* Timer 2 */
  717. #define CIMR_R_TT 0x00020000 /* Risc Timer Table */
  718. #define CIMR_I2C 0x00010000 /* I2C */
  719. #define CIMR_PC11 0x00008000 /* Parallel I/O Port C[11] */
  720. #define CIMR_PC10 0x00004000 /* Parallel I/O Port C[10] */
  721. #define CIMR_TIMER3 0x00001000 /* Timer 3 */
  722. #define CIMR_PC9 0x00000800 /* Parallel I/O Port C[9] */
  723. #define CIMR_PC8 0x00000400 /* Parallel I/O Port C[8] */
  724. #define CIMR_PC7 0x00000200 /* Parallel I/O Port C[7] */
  725. #define CIMR_TIMER4 0x00000080 /* Timer 4 */
  726. #define CIMR_PC6 0x00000040 /* Parallel I/O Port C[6] */
  727. #define CIMR_SPI 0x00000020 /* SPI */
  728. #define CIMR_SMC1 0x00000010 /* SMC 1 */
  729. #define CIMR_SMC2_PIP 0x00000008 /* SMC 1 */
  730. #define CIMR_PC5 0x00000004 /* Parallel I/O Port C[5] */
  731. #define CIMR_PC4 0x00000002 /* Parallel I/O Port C[4] */
  732. #define CIMR_ALL 0xfff7defe /* all interrupt masks */
  734. /* CPM Interrupt in Service Register (CISR - 0x94c) */
  736. #define CISR_PC15 0x80000000 /* Parallel I/O Port C[15] */
  737. #define CISR_SCC1 0x40000000 /* SCC 1 */
  738. #define CISR_SCC2 0x20000000 /* SCC 2 */
  739. #define CISR_SCC3 0x10000000 /* SCC 3 */
  740. #define CISR_SCC4 0x08000000 /* SCC 4 */
  741. #define CISR_PC14 0x04000000 /* Parallel I/O Port C[14] */
  742. #define CISR_TIMER1 0x02000000 /* Timer 1 */
  743. #define CISR_PC13 0x01000000 /* Parallel I/O Port C[13] */
  744. #define CISR_PC12 0x00800000 /* Parallel I/O Port C[12] */
  745. #define CISR_SDMA 0x00400000 /* SDMA bus error */
  746. #define CISR_IDMA1 0x00200000 /* IDMA 1 */
  747. #define CISR_IDMA2 0x00100000 /* IDMA 2 */
  748. #define CISR_TIMER2 0x00040000 /* Timer 2 */
  749. #define CISR_R_TT 0x00020000 /* Risc Timer Table */
  750. #define CISR_I2C 0x00010000 /* I2C */
  751. #define CISR_PC11 0x00008000 /* Parallel I/O Port C[11] */
  752. #define CISR_PC10 0x00004000 /* Parallel I/O Port C[10] */
  753. #define CISR_TIMER3 0x00001000 /* Timer 3 */
  754. #define CISR_PC9 0x00000800 /* Parallel I/O Port C[9] */
  755. #define CISR_PC8 0x00000400 /* Parallel I/O Port C[8] */
  756. #define CISR_PC7 0x00000200 /* Parallel I/O Port C[7] */
  757. #define CISR_TIMER4 0x00000080 /* Timer 4 */
  758. #define CISR_PC6 0x00000040 /* Parallel I/O Port C[6] */
  759. #define CISR_SPI 0x00000020 /* SPI */
  760. #define CISR_SMC1 0x00000010 /* SMC 1 */
  761. #define CISR_SMC2_PIP 0x00000008 /* SMC 1 */
  762. #define CISR_PC5 0x00000004 /* Parallel I/O Port C[5] */
  763. #define CISR_PC4 0x00000002 /* Parallel I/O Port C[4] */
  765. /* SCC - Serial Communication Controller */
  768. /* General SCC Mode Register definitions  */
  770. #define SCC_GSMRL_HDLC 0x00000000 /* HDLC mode */
  771. #define SCC_GSMRL_APPLETALK 0x00000002 /* AppleTalk mode (LocalTalk) */
  772. #define SCC_GSMRL_SS7 0x00000003 /* SS7 mode (microcode) */
  773. #define SCC_GSMRL_UART 0x00000004 /* UART mode */
  774. #define SCC_GSMRL_PROFI_BUS 0x00000005 /* Profi-Bus mode (microcode) */
  775. #define SCC_GSMRL_ASYNC_HDLC 0x00000006 /* async HDLC mode (microcode)*/
  776. #define SCC_GSMRL_V14 0x00000007 /* V.14 mode */
  777. #define SCC_GSMRL_BISYNC 0x00000008 /* BISYNC mode */
  778. #define SCC_GSMRL_DDCMP 0x00000009 /* DDCMP mode (microcode) */
  779. #define SCC_GSMRL_ETHERNET 0x0000000c /* ethernet mode (SCC1 only) */
  780. #define SCC_GSMRL_ENT 0x00000010 /* enable transmitter */
  781. #define SCC_GSMRL_ENR 0x00000020 /* enable receiver */
  782. #define SCC_GSMRL_LOOPBACK 0x00000040 /* local loopback mode */
  783. #define SCC_GSMRL_ECHO 0x00000080 /* automatic echo mode */
  784. #define SCC_GSMRL_TENC 0x00000700 /* transmitter encoding method*/
  785. #define SCC_GSMRL_RENC 0x00003800 /* receiver encoding method */
  786. #define SCC_GSMRL_RDCR_X8 0x00004000 /* receive DPLL clock x8 */
  787. #define SCC_GSMRL_RDCR_X16 0x00008000 /* receive DPLL clock x16 */
  788. #define SCC_GSMRL_RDCR_X32 0x0000c000 /* receive DPLL clock x32 */
  789. #define SCC_GSMRL_TDCR_X8 0x00010000 /* transmit DPLL clock x8 */
  790. #define SCC_GSMRL_TDCR_X16 0x00020000 /* transmit DPLL clock x16 */
  791. #define SCC_GSMRL_TDCR_X32 0x00030000 /* transmit DPLL clock x32 */
  792. #define SCC_GSMRL_TEND 0x00040000 /* transmitter frame ending */
  793. #define SCC_GSMRL_TPP_00 0x00180000 /* Tx preamble pattern = 00 */
  794. #define SCC_GSMRL_TPP_10 0x00080000 /* Tx preamble pattern = 10 */
  795. #define SCC_GSMRL_TPP_01 0x00100000 /* Tx preamble pattern = 01 */
  796. #define SCC_GSMRL_TPP_11 0x00180000 /* Tx preamble pattern = 11 */
  797. #define SCC_GSMRL_TPL_NONE 0x00000000 /* no Tx preamble (default) */
  798. #define SCC_GSMRL_TPL_8 0x00200000 /* Tx preamble = 1 byte */
  799. #define SCC_GSMRL_TPL_16 0x00400000 /* Tx preamble = 2 bytes */
  800. #define SCC_GSMRL_TPL_32 0x00600000 /* Tx preamble = 4 bytes */
  801. #define SCC_GSMRL_TPL_48 0x00800000 /* Tx preamble = 6 bytes */
  802. #define SCC_GSMRL_TPL_64 0x00a00000 /* Tx preamble = 8 bytes */
  803. #define SCC_GSMRL_TPL_128 0x00c00000 /* Tx preamble = 16 bytes */
  804. #define SCC_GSMRL_TINV 0x01000000 /* DPLL transmit input invert */
  805. #define SCC_GSMRL_RINV 0x02000000 /* DPLL receive input invert */
  806. #define SCC_GSMRL_TSNC 0x0c000000 /* transmit sense */
  807. #define SCC_GSMRL_TCI 0x10000000 /* transmit clock invert */
  808. #define SCC_GSMRL_EDGE 0x60000000 /* adjustment edge +/- */
  810. #define SCC_GSMRH_RSYN 0x00000001 /* receive sync timing*/
  811. #define SCC_GSMRH_RTSM 0x00000002 /* RTS* mode */
  812. #define SCC_GSMRH_SYNL 0x0000000c /* sync length */
  813. #define SCC_GSMRH_TXSY 0x00000010 /* transmitter/receiver sync */
  814. #define SCC_GSMRH_RFW 0x00000020 /* Rx FIFO width */
  815. #define SCC_GSMRH_TFL 0x00000040 /* transmit FIFO length */
  816. #define SCC_GSMRH_CTSS 0x00000080 /* CTS* sampling */
  817. #define SCC_GSMRH_CDS 0x00000100 /* CD* sampling */
  818. #define SCC_GSMRH_CTSP 0x00000200 /* CTS* pulse */
  819. #define SCC_GSMRH_CDP 0x00000400 /* CD* pulse */
  820. #define SCC_GSMRH_TTX 0x00000800 /* transparent transmitter */
  821. #define SCC_GSMRH_TRX 0x00001000 /* transparent receiver */
  822. #define SCC_GSMRH_REVD 0x00002000 /* reverse data */
  823. #define SCC_GSMRH_TCRC 0x0000c000 /* transparent CRC */
  824. #define SCC_GSMRH_GDE 0x00010000 /* glitch detect enable */
  826. /* SCC UART protocol specific parameters */
  828. typedef struct /* SCC_UART_PROTO */
  829.     {
  830.     UINT32 res1; /* reserved */
  831.     UINT32 res2; /* reserved */
  832.     UINT16 maxIdl; /* maximum idle characters */
  833.     UINT16 idlc; /* temporary idle counter */
  834.     UINT16 brkcr; /* break count register (transmit) */
  835.     UINT16 parec; /* receive parity error counter */
  836.     UINT16 frmer; /* receive framing error counter */
  837.     UINT16 nosec; /* receive noise counter */
  838.     UINT16 brkec; /* receive break condition counter */
  839.     UINT16 brkln; /* last received break length */
  840.     UINT16 uaddr1; /* uart address character 1 */
  841.     UINT16 uaddr2; /* uart address character 2 */
  842.     UINT16 rtemp; /* temp storage */
  843.     UINT16 toseq; /* transmit out-of-sequence character */
  844.     UINT16 character1; /* control character 1 */
  845.     UINT16 character2; /* control character 2 */
  846.     UINT16 character3; /* control character 3 */
  847.     UINT16 character4; /* control character 4 */
  848.     UINT16 character5; /* control character 5 */
  849.     UINT16 character6; /* control character 6 */
  850.     UINT16 character7; /* control character 7 */
  851.     UINT16 character8; /* control character 8 */
  852.     UINT16 rccm; /* receive control character mask */
  853.     UINT16 rccr; /* receive control character register */
  854.     UINT16 rlbc; /* receive last break character */
  855.     } SCC_UART_PROTO;
  857. /* SCC UART Protocol Specific Mode Register definitions */
  859. #define SCC_UART_PSMR_TPM_ODD 0x0000 /* odd parity mode (Tx) */
  860. #define SCC_UART_PSMR_TPM_LOW 0x0001 /* low parity mode (Tx) */
  861. #define SCC_UART_PSMR_TPM_EVEN 0x0002 /* even parity mode (Tx) */
  862. #define SCC_UART_PSMR_TPM_HIGH 0x0003 /* high parity mode (Tx) */
  863. #define SCC_UART_PSMR_RPM_ODD 0x0000 /* odd parity mode (Rx) */
  864. #define SCC_UART_PSMR_RPM_LOW 0x0004 /* low parity mode (Rx) */
  865. #define SCC_UART_PSMR_RPM_EVEN 0x0008 /* even parity mode (Rx) */
  866. #define SCC_UART_PSMR_RPM_HIGH 0x000c /* high parity mode (Rx) */
  867. #define SCC_UART_PSMR_PEN 0x0010 /* parity enable */
  868. #define SCC_UART_PSMR_DRT 0x0040 /* disable Rx while Tx */
  869. #define SCC_UART_PSMR_SYN 0x0080 /* synchronous mode */
  870. #define SCC_UART_PSMR_RZS 0x0100 /* receive zero stop bits */
  871. #define SCC_UART_PSMR_FRZ 0x0200 /* freeze transmission */
  872. #define SCC_UART_PSMR_UM_NML 0x0000 /* noraml UART operation */
  873. #define SCC_UART_PSMR_UM_MULT_M 0x0400 /* multidrop non-auto mode */
  874. #define SCC_UART_PSMR_UM_MULT_A 0x0c00 /* multidrop automatic mode */
  875. #define SCC_UART_PSMR_CL_5BIT 0x0000 /* 5 bit character length */
  876. #define SCC_UART_PSMR_CL_6BIT 0x1000 /* 6 bit character length */
  877. #define SCC_UART_PSMR_CL_7BIT 0x2000 /* 7 bit character length */
  878. #define SCC_UART_PSMR_CL_8BIT 0x3000 /* 8 bit character length */
  879. #define SCC_UART_PSMR_SL 0x4000 /* 1 or 2 bit stop length */
  880. #define SCC_UART_PSMR_FLC 0x8000 /* flow control */
  882. /* SCC UART Event and Mask Register definitions */
  884. #define SCC_UART_SCCX_RX  0x0001 /* buffer received */
  885. #define SCC_UART_SCCX_TX  0x0002 /* buffer transmitted */
  886. #define SCC_UART_SCCX_BSY  0x0004 /* busy condition */
  887. #define SCC_UART_SCCX_CCR  0x0008 /* control character received */
  888. #define SCC_UART_SCCX_BRK_S  0x0020   /* break start */
  889. #define SCC_UART_SCCX_BRK_E  0x0040 /* break end */
  890. #define SCC_UART_SCCX_GRA  0x0080 /* graceful stop complete */
  891. #define SCC_UART_SCCX_IDL 0x0100 /* idle sequence stat changed */
  892. #define SCC_UART_SCCX_AB   0x0200 /* autobaud lock */
  893. #define SCC_UART_SCCX_GL_T  0x0800 /* glitch on Tx */
  894. #define SCC_UART_SCCX_GL_R  0x1000 /* glitch on Rx */
  896. /* SCC UART Receive Buffer Descriptor definitions */
  898. #define SCC_UART_RX_BD_CD 0x0001 /* carrier detect loss */
  899. #define SCC_UART_RX_BD_OV 0x0002 /* receiver overrun */
  900. #define SCC_UART_RX_BD_PR 0x0008 /* parity error */
  901. #define SCC_UART_RX_BD_FR 0x0010 /* framing error */
  902. #define SCC_UART_RX_BD_BR 0x0020 /* break received */
  903. #define SCC_UART_RX_BD_AM 0x0080 /* address match */
  904. #define SCC_UART_RX_BD_ID 0x0100 /* buf closed on IDLES */
  905. #define SCC_UART_RX_BD_CM 0x0200 /* continous mode */
  906. #define SCC_UART_RX_BD_ADDR 0x0400 /* buffer contains address */
  907. #define SCC_UART_RX_BD_CNT 0x0800 /* control character */
  908. #define SCC_UART_RX_BD_INT 0x1000 /* interrupt generated */
  909. #define SCC_UART_RX_BD_WRAP 0x2000 /* wrap back to first BD */
  910. #define SCC_UART_RX_BD_EMPTY 0x8000 /* buffer is empty */
  912. /* SCC UART Transmit Buffer Descriptor definitions */
  914. #define SCC_UART_TX_BD_CT 0x0001 /* cts was lost during tx */
  915. #define SCC_UART_TX_BD_NS 0x0080 /* no stop bit transmitted */
  916. #define SCC_UART_TX_BD_PREAMBLE 0x0100 /* enable preamble */
  917. #define SCC_UART_TX_BD_CM 0x0200 /* continous mode */
  918. #define SCC_UART_TX_BD_ADDR 0x0400 /* buffer contains address */
  919. #define SCC_UART_TX_BD_CTSR 0x0800 /* normal cts error reporting */
  920. #define SCC_UART_TX_BD_INT 0x1000 /* interrupt generated */
  921. #define SCC_UART_TX_BD_WRAP 0x2000 /* wrap back to first BD */
  922. #define SCC_UART_TX_BD_READY 0x8000 /* buffer is being sent */
  924. /* SCC Buffer */
  926. typedef struct          /* SCC_BUF */
  927.     {
  928.     volatile UINT16 statusMode; /* status and control */
  929.     UINT16 dataLength; /* length of data buffer in bytes */
  930.     u_char * dataPointer; /* points to data buffer */
  931.     } SCC_BUF;
  933. /* SCC Parameters */
  935. typedef struct          /* SCC_PARAM */
  936.     {                 /* offset description*/
  937.     volatile INT16      rbase; /* 00 Rx buffer descriptor base address */
  938.     volatile INT16      tbase; /* 02 Tx buffer descriptor base address */
  939.     volatile INT8       rfcr; /* 04 Rx function code */
  940.     volatile INT8       tfcr; /* 05 Tx function code */
  941.     volatile INT16      mrblr; /* 06 maximum receive buffer length */
  942.     volatile INT32      rstate; /* 08 Rx internal state */
  943.     volatile INT32      res1; /* 0C Rx internal data pointer */
  944.     volatile INT16      rbptr; /* 10 Rx buffer descriptor pointer */
  945.     volatile INT16      res2; /* 12 reserved/internal */
  946.     volatile INT32      res3; /* 14 reserved/internal */
  947.     volatile INT32      tstate; /* 18 Tx internal state */
  948.     volatile INT32      res4; /* 1C reserved/internal */
  949.     volatile INT16      tbptr; /* 20 Tx buffer descriptor pointer */
  950.     volatile INT16      res5; /* 22 reserved/internal */
  951.     volatile INT32      res6; /* 24 reserved/internal */
  952.     volatile INT32 rcrc; /* 28 temp receive CRC */
  953.     volatile INT32 tcrc; /* 2C temp transmit CRC */
  954.     } SCC_PARAM;
  955.    
  956. typedef struct          /* SCC */
  957.     {
  958.     SCC_PARAM   param;                  /* SCC parameters */
  959.     char        prot[64];               /* protocol specific area */
  960.     } SCC;
  962. typedef struct          /* SCC_REG */
  963.     {
  964.     UINT32       gsmrl; /* SCC general mode register - low */
  965.     UINT32       gsmrh;   /* SCC eneral mode register - high */
  966.     UINT16       psmr;    /* SCC protocol mode register */
  967.     UINT16       res1;    /* reserved */
  968.     UINT16       todr;    /* SCC transmit on demand */
  969.     UINT16       dsr;     /* SCC data sync. register */
  970.     volatile UINT16     scce;    /* SCC event register */
  971.     UINT16       res2;    /* reserved */
  972.     UINT16       sccm;    /* SCC mask register */
  973.     UINT8        res3;    /* reserved */
  974.     volatile UINT8      sccs;    /* SCC status register */
  975.     } SCC_REG;
  977. /* PIP related definitions: */
  979. #define CPM_PIP_STB         0x00010000 /* printer data-strobe control */
  980. #define CPM_PIP_ACK         0x00020000 /* printer acknowledge status */
  981. #define CPM_PIP_BSY         0x00000001 /* printer busy status */
  982. #define CPM_PIP_SEL         0x00000002 /* printer select status */
  983. #define CPM_PIP_PE          0x00000004 /* printer paper error status */
  984. #define CPM_PIP_F           0x00000008 /* printer error/fault status */
  985. #define CPM_PIP_DATA        0x0000ff00 /* data mask */
  987. /* I2C related definitions */
  989. /* I2C receive buffer descriptor control/status */
  991. #define CPM_I2C_R_CS_E     0x8000   /* empty */
  992. #define CPM_I2C_R_CS_W     0x2000   /* wrap, final BD in table */
  993. #define CPM_I2C_R_CS_I     0x1000   /* interrupt */
  994. #define CPM_I2C_R_CS_L     0x0800   /* buffer closed on start/stop/error */
  995. #define CPM_I2C_R_CS_OV    0x0002   /* overrun */
  997. /* I2C mode register bit definitions */
  999. #define CPM_I2C_MODE_REVD            0x0020  /* reverse data */
  1000. #define CPM_I2C_MODE_GCD             0x0010  /* general call disable */
  1001. #define CPM_I2C_MODE_FLT             0x0008  /* clock filter */
  1002. #define CPM_I2C_MODE_PDIV_MASK       0x0006  /* predivider mask */
  1003. #define CPM_I2C_MODE_PDIV_BRGCLK32   0x0000  /* predivider - BRGCLK/32 */
  1004. #define CPM_I2C_MODE_PDIV_BRGCLK16   0x0002  /* predivider - BRGCLK/16 */
  1005. #define CPM_I2C_MODE_PDIV_BRGCLK8    0x0004  /* predivider - BRGCLK/8 */
  1006. #define CPM_I2C_MODE_PDIV_BRGCLK4    0x0006  /* predivider - BRGCLK/4 */
  1007. #define CPM_I2C_MODE_EN              0x0001  /* enable i2c */
  1009. /* I2C event/mask register bit definitions */
  1011. #define CPM_I2C_ER_TXE        0x0010  /* transmit error */
  1012. #define CPM_I2C_ER_BSY        0x0004  /* busy condition */
  1013. #define CPM_I2C_ER_TXB        0x0002  /* transmit buffer */
  1014. #define CPM_I2C_ER_RXB        0x0001  /* receive buffer */
  1016. /* I2C command register bit definitions */
  1018. #define CPM_I2C_COMMAND_STR  0x0080  /* start transmit */
  1019. #define CPM_I2C_COMMAND_MS   0x0001  /* master/slave mode */
  1021. /* I2C transmit buffer descriptor control/status */
  1023. #define CPM_I2C_T_CS_R       0x8000  /* ready */
  1024. #define CPM_I2C_T_CS_W       0x2000  /* wrap, final BD in table */
  1025. #define CPM_I2C_T_CS_I       0x1000  /* interrupt */
  1026. #define CPM_I2C_T_CS_L       0x0800  /* last buffer of message */
  1027. #define CPM_I2C_T_CS_S       0x0400  /* transmit start condition */
  1028. #define CPM_I2C_T_CS_NAK     0x0004  /* no acknowledge */
  1029. #define CPM_I2C_T_CS_UN      0x0002  /* underrun */
  1030. #define CPM_I2C_T_CS_CL      0x0001  /* collision */
  1032. #ifdef __cplusplus
  1033. }
  1034. #endif
  1036. #endif /* __INCppc860Cpmh */