开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
m5206.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：13k
源码类别：

VxWorks

开发平台：

C/C++

m5206.h：源码内容
  1. /* m5206.h - Motorola MCF5206 CPU control registers */
  3. /* Copyright 1994-1997 Wind River Systems, Inc. */
  5. /*
  6. modification history
  7. --------------------
  8. 01a,21jan97,kab  created from m5204.h
  9. */
  11. /*
  12. This file contains I/O addresses and related constants for the MCF5206
  13. */
  15. #ifndef __INCm5206h
  16. #define __INCm5206h
  18. #ifdef __cplusplus
  19. extern "C" {
  20. #endif
  22. /*
  23. Need to use a distinct cast macro in order to not conflict with other
  24. include files.
  25. */
  27. #ifdef _ASMLANGUAGE
  28. #define CAST_M5206(x)
  29. #else /* _ASMLANGUAGE */
  30. #define CAST_M5206(x) (x)
  31. #endif /* _ASMLANGUAGE */
  33. /* Size of internal SRAM */
  35. #define M5206_SRAM_SIZE 512 /* size of internal SRAM */
  37. /* System Integration Module register addresses */
  39. #define M5206_SIM_SIMR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x003))
  40. /* External IP1-7 */
  41. #define M5206_SIM_ICR1(base) (CAST_M5206(volatile UINT8  *)((base) + 0x014))
  42. #define M5206_SIM_ICR2(base) (CAST_M5206(volatile UINT8  *)((base) + 0x015))
  43. #define M5206_SIM_ICR3(base) (CAST_M5206(volatile UINT8  *)((base) + 0x016))
  44. #define M5206_SIM_ICR4(base) (CAST_M5206(volatile UINT8  *)((base) + 0x017))
  45. #define M5206_SIM_ICR5(base) (CAST_M5206(volatile UINT8  *)((base) + 0x018))
  46. #define M5206_SIM_ICR6(base) (CAST_M5206(volatile UINT8  *)((base) + 0x019))
  47. #define M5206_SIM_ICR7(base) (CAST_M5206(volatile UINT8  *)((base) + 0x01a))
  48. /* SWT */
  49. #define M5206_SIM_ICR8(base) (CAST_M5206(volatile UINT8  *)((base) + 0x01b))
  50. /* Timer 1 INT */
  51. #define M5206_SIM_ICR9(base) (CAST_M5206(volatile UINT8  *)((base) + 0x01c))
  52. /* Timer 2 INT */
  53. #define M5206_SIM_ICR10(base) (CAST_M5206(volatile UINT8  *)((base) + 0x01d))
  54. /* MBUS interrupt */
  55. #define M5206_SIM_ICR11(base) (CAST_M5206(volatile UINT8  *)((base) + 0x01e))
  56. /* UART 1 INT */
  57. #define M5206_SIM_ICR12(base) (CAST_M5206(volatile UINT8  *)((base) + 0x01f))
  58. /* UART 2 INT */
  59. #define M5206_SIM_ICR13(base) (CAST_M5206(volatile UINT8  *)((base) + 0x020))
  60. #define M5206_SIM_IMR(base) (CAST_M5206(volatile UINT16 *)((base) + 0x036))
  61. #define M5206_SIM_IPR(base) (CAST_M5206(volatile UINT16 *)((base) + 0x03a))
  62. #define M5206_SIM_RSR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x040))
  63. #define M5206_SIM_SYPCR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x041))
  64. #define M5206_SIM_SWIVR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x042))
  65. #define M5206_SIM_SWSR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x043))
  67. /* DRAM */
  68. #define M5206_DCRR(base) (CAST_M5206(volatile UINT16 *)((base) + 0x046))
  69. #define M5206_DCTR(base) (CAST_M5206(volatile UINT16 *)((base) + 0x04a))
  70. #define M5206_DCAR0(base) (CAST_M5206(volatile UINT16 *)((base) + 0x04c))
  71. #define M5206_DCMR0(base) (CAST_M5206(volatile UINT32 *)((base) + 0x050))
  72. #define M5206_DCCR0(base) (CAST_M5206(volatile UINT8  *)((base) + 0x057))
  73. #define M5206_DCAR1(base) (CAST_M5206(volatile UINT16 *)((base) + 0x058))
  74. #define M5206_DCMR1(base) (CAST_M5206(volatile UINT32 *)((base) + 0x05c))
  75. #define M5206_DCCR1(base) (CAST_M5206(volatile UINT8  *)((base) + 0x063))
  77. #define M5206_SIM_CSAR0(base) (CAST_M5206(volatile UINT16 *)((base) + 0x064))
  78. #define M5206_SIM_CSMR0(base) (CAST_M5206(volatile UINT32 *)((base) + 0x068))
  79. #define M5206_SIM_CSCR0(base) (CAST_M5206(volatile UINT16 *)((base) + 0x06e))
  80. #define M5206_SIM_CSAR1(base) (CAST_M5206(volatile UINT16 *)((base) + 0x070))
  81. #define M5206_SIM_CSMR1(base) (CAST_M5206(volatile UINT32 *)((base) + 0x074))
  82. #define M5206_SIM_CSCR1(base) (CAST_M5206(volatile UINT16 *)((base) + 0x07a))
  83. #define M5206_SIM_CSAR2(base) (CAST_M5206(volatile UINT16 *)((base) + 0x07c))
  84. #define M5206_SIM_CSMR2(base) (CAST_M5206(volatile UINT32 *)((base) + 0x080))
  85. #define M5206_SIM_CSCR2(base) (CAST_M5206(volatile UINT16 *)((base) + 0x086))
  86. #define M5206_SIM_CSAR3(base) (CAST_M5206(volatile UINT16 *)((base) + 0x088))
  87. #define M5206_SIM_CSMR3(base) (CAST_M5206(volatile UINT32 *)((base) + 0x08c))
  88. #define M5206_SIM_CSCR3(base) (CAST_M5206(volatile UINT16 *)((base) + 0x092))
  89. #define M5206_SIM_CSAR4(base) (CAST_M5206(volatile UINT16 *)((base) + 0x094))
  90. #define M5206_SIM_CSMR4(base) (CAST_M5206(volatile UINT32 *)((base) + 0x098))
  91. #define M5206_SIM_CSCR4(base) (CAST_M5206(volatile UINT16 *)((base) + 0x09e))
  92. #define M5206_SIM_CSAR5(base) (CAST_M5206(volatile UINT16 *)((base) + 0x0a0))
  93. #define M5206_SIM_CSMR5(base) (CAST_M5206(volatile UINT32 *)((base) + 0x0a4))
  94. #define M5206_SIM_CSCR5(base) (CAST_M5206(volatile UINT16 *)((base) + 0x0aa))
  95. #define M5206_SIM_CSAR6(base) (CAST_M5206(volatile UINT16 *)((base) + 0x0ac))
  96. #define M5206_SIM_CSMR6(base) (CAST_M5206(volatile UINT32 *)((base) + 0x0b0))
  97. #define M5206_SIM_CSCR6(base) (CAST_M5206(volatile UINT16 *)((base) + 0x0b6))
  98. #define M5206_SIM_CSAR7(base) (CAST_M5206(volatile UINT16 *)((base) + 0x0b8))
  99. #define M5206_SIM_CSMR7(base) (CAST_M5206(volatile UINT32 *)((base) + 0x0bc))
  100. #define M5206_SIM_CSCR7(base) (CAST_M5206(volatile UINT16 *)((base) + 0x0c2))
  101. #define M5206_SIM_DMCR(base) (CAST_M5206(volatile UINT16 *)((base) + 0x0c6))
  102. #define M5206_SIM_PAR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x0cb))
  103. #define M5206_SIM_PADDR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x1c5))
  104. #define M5206_SIM_PADAT(base) (CAST_M5206(volatile UINT8  *)((base) + 0x1c9))
  106. /* Timers 1 and 2. */
  108. #define M5206_TIMER_REG(base, offset, timer)
  109. ((base) + (((timer) - 1) * 0x20) + (offset))
  111. #define M5206_TIMER_TMR(base, n)
  112. (CAST_M5206(volatile UINT16 *) M5206_TIMER_REG(base, 0x100, n))
  113. #define M5206_TIMER_TRR(base, n)
  114. (CAST_M5206(volatile UINT16 *) M5206_TIMER_REG(base, 0x104, n))
  115. #define M5206_TIMER_TCR(base, n)
  116. (CAST_M5206(volatile UINT16 *) M5206_TIMER_REG(base, 0x108, n))
  117. #define M5206_TIMER_TCN(base, n)
  118. (CAST_M5206(volatile UINT16 *) M5206_TIMER_REG(base, 0x10c, n))
  119. #define M5206_TIMER_TER(base, n)
  120. (CAST_M5206(volatile UINT8  *) M5206_TIMER_REG(base, 0x111, n))
  122. /* UART 1 & 2 */
  123. #define M5206_UART_REG(base, offset, chan)
  124. ((base) + (offset) + (((chan) - 1) * 0x40))
  126. #define M5206_UART_MR(base, n)
  127. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x140, n))
  128. #define M5206_UART_SR(base, n)
  129. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x144, n))
  130. #define M5206_UART_CSR(base, n)
  131. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x144, n))
  132. #define M5206_UART_CR(base, n)
  133. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x148, n))
  134. #define M5206_UART_RB(base, n)
  135. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x14c, n))
  136. #define M5206_UART_TB(base, n)
  137. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x14c, n))
  138. #define M5206_UART_IPCR(base, n)
  139. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x150, n))
  140. #define M5206_UART_ACR(base, n)
  141. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x150, n))
  142. #define M5206_UART_ISR(base, n)
  143. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x154, n))
  144. #define M5206_UART_IMR(base, n)
  145. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x154, n))
  146. #define M5206_UART_BG1(base, n)
  147. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x158, n))
  148. #define M5206_UART_BG2(base, n)
  149. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x15c, n))
  150. #define M5206_UART_IVR(base, n)
  151. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x170, n))
  152. #define M5206_UART_IP(base, n)
  153. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x174, n))
  154. #define M5206_UART_OP1(base, n)
  155. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x178, n))
  156. #define M5206_UART_OP2(base, n)
  157. (CAST_M5206(volatile UINT8 *) M5206_UART_REG((base), 0x17c, n))
  159. /* MBUS regs */
  160. #define M5206_MADR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x1e0))
  161. #define M5206_MFDR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x1e4))
  162. #define M5206_MBCR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x1e8))
  163. #define M5206_MBSR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x1ec))
  164. #define M5206_MBDR(base) (CAST_M5206(volatile UINT8  *)((base) + 0x1f0))
  167. /* SIM Module Configuration Register definitions */
  169. /* ICR - encode bits for ICR_xx registers */
  170. #define M5206_SIM_ICR_BITS(auto, level, priority)
  171.   ((((auto) & 0x01) << 7)
  172.    | (((level) & 0x07) << 2)
  173.    | ((priority) & 0x03))
  175. /* IMR - Interrupt Mask Register bit definitions */
  176. #define M5206_IMR_IRQ1 (1 << 1)
  177. #define M5206_IMR_IRQ2 (1 << 2)
  178. #define M5206_IMR_IRQ3 (1 << 3)
  179. #define M5206_IMR_IRQ4 (1 << 4)
  180. #define M5206_IMR_IRQ5 (1 << 5)
  181. #define M5206_IMR_IRQ6 (1 << 6)
  182. #define M5206_IMR_IRQ7 (1 << 7)
  183. #define M5206_IMR_SWT (1 << 8)
  184. #define M5206_IMR_TIMER1 (1 << 9)
  185. #define M5206_IMR_TIMER2 (1 << 10)
  186. #define M5206_IMR_MBUS (1 << 11)
  187. #define M5206_IMR_UART1 (1 << 12)
  188. #define M5206_IMR_UART2 (1 << 13)
  190. /* chip select mask registers */
  191. #define M5206_CS_CSMR_MASK_64k 0x00000000
  192. #define M5206_CS_CSMR_MASK_128k 0x00010000
  193. #define M5206_CS_CSMR_MASK_256k 0x00030000
  194. #define M5206_CS_CSMR_MASK_512k 0x00070000
  195. #define M5206_CS_CSMR_MASK_1M 0x000f0000
  196. #define M5206_CS_CSMR_MASK_2M 0x001f0000
  197. #define M5206_CS_CSMR_MASK_4M 0x003f0000
  198. #define M5206_CS_CSMR_MASK_8M 0x007f0000
  199. #define M5206_CS_CSMR_MASK_16M 0x00ff0000
  200. #define M5206_CS_CSMR_MASK_32M 0x01ff0000
  201. #define M5206_CS_CSMR_MASK_64M 0x03ff0000
  202. #define M5206_CS_CSMR_MASK_128M 0x07ff0000
  203. #define M5206_CS_CSMR_MASK_256M 0x0fff0000
  204. #define M5206_CS_CSMR_MASK_512M 0x1fff0000
  205. #define M5206_CS_CSMR_MASK_1G 0x3fff0000
  206. #define M5206_CS_CSMR_MASK_2G 0x7fff0000
  207. #define M5206_CS_CSMR_MASK_4G 0xffff0000
  208. #define M5206_CS_CSMR_CI (1 << 5) /* /CS1 only */
  209. #define M5206_CS_CSMR_SC (1 << 4)
  210. #define M5206_CS_CSMR_SD (1 << 3)
  211. #define M5206_CS_CSMR_UC (1 << 2)
  212. #define M5206_CS_CSMR_UD (1 << 1)
  214. /* chip select control regs (CSCR) & default mem control reg (DMCR) */
  215. #define M5206_CS_CSCR_WS(n) ((n) << 10) /* wait-states */
  216. #define M5206_CS_CSCR_WS_15 M5206_CS_CSCR_WS(15)
  217. #define M5206_CS_CSCR_WS_14 M5206_CS_CSCR_WS(14)
  218. #define M5206_CS_CSCR_WS_13 M5206_CS_CSCR_WS(13)
  219. #define M5206_CS_CSCR_WS_12 M5206_CS_CSCR_WS(12)
  220. #define M5206_CS_CSCR_WS_11 M5206_CS_CSCR_WS(11)
  221. #define M5206_CS_CSCR_WS_10 M5206_CS_CSCR_WS(10)
  222. #define M5206_CS_CSCR_WS_9 M5206_CS_CSCR_WS(9)
  223. #define M5206_CS_CSCR_WS_8 M5206_CS_CSCR_WS(8)
  224. #define M5206_CS_CSCR_WS_7 M5206_CS_CSCR_WS(7)
  225. #define M5206_CS_CSCR_WS_6 M5206_CS_CSCR_WS(6)
  226. #define M5206_CS_CSCR_WS_5 M5206_CS_CSCR_WS(5)
  227. #define M5206_CS_CSCR_WS_4 M5206_CS_CSCR_WS(4)
  228. #define M5206_CS_CSCR_WS_3 M5206_CS_CSCR_WS(3)
  229. #define M5206_CS_CSCR_WS_2 M5206_CS_CSCR_WS(2)
  230. #define M5206_CS_CSCR_WS_1 M5206_CS_CSCR_WS(1)
  231. #define M5206_CS_CSCR_WS_0 M5206_CS_CSCR_WS(0)
  232. #define M5206_CS_CSCR_BRST (1 << 9) /* allow burst access */
  233. #define M5206_CS_CSCR_AA (1 << 8) /* auto-acknowledge */
  234. #define M5206_CS_CSCR_PS_32 (0 << 6) /* 32-bit port size */
  235. #define M5206_CS_CSCR_PS_8 (1 << 6) /* 8-bit port size */
  236. #define M5206_CS_CSCR_PS_16 (2 << 6) /* 16-bit port size */
  237. #define M5206_CS_CSCR_EMAA (1 << 5) /* alternate master auto-ack */
  238. #define M5206_CS_CSCR_ASET (1 << 4) /* address setup enable */
  239. #define M5206_CS_CSCR_WRAH (1 << 3) /* write address hold enable */
  240. #define M5206_CS_CSCR_RDAH (1 << 2) /* read address hold enable */
  241. #define M5206_CS_CSCR_WR (1 << 1) /* write enable */
  242. #define M5206_CS_CSCR_RD (1 << 0) /* read enable */
  244. /* DRAM Controller Timing Register (DCTR) */
  245. #define M5206_DCTR_DAEM (1 << 15) /* drive multiplexed addr */
  246. #define M5206_DCTR_EDO (1 << 14) /* EDO enable */
  247. #define M5206_DCTR_RCD (1 << 12) /* RAS-to-CAS delay */
  248. #define M5206_DCTR_RSH1 (1 << 10) /* RAS hold time */
  249. #define M5206_DCTR_RSH0 (1 << 9) /* RAS hold time */
  250. #define M5206_DCTR_RP1 (1 << 6) /* RAS precharge time */
  251. #define M5206_DCTR_RP0 (1 << 5) /* RAS prechange time */
  252. #define M5206_DCTR_CAS (1 << 3) /* CAS time */
  253. #define M5206_DCTR_CP (1 << 1) /* CAS precharge time */
  254. #define M5206_DCTR_CSR (1 << 0) /* CAS setup time */
  256. /* dram controller mask registers */
  257. #define M5206_DCMR_MASK_128k 0x00000000
  258. #define M5206_DCMR_MASK_256k 0x00020000
  259. #define M5206_DCMR_MASK_512k 0x00060000
  260. #define M5206_DCMR_MASK_1M 0x000e0000
  261. #define M5206_DCMR_MASK_2M 0x001e0000
  262. #define M5206_DCMR_MASK_4M 0x003e0000
  263. #define M5206_DCMR_MASK_8M 0x007e0000
  264. #define M5206_DCMR_MASK_16M 0x00fe0000
  265. #define M5206_DCMR_MASK_32M 0x01fe0000
  266. #define M5206_DCMR_MASK_64M 0x03fe0000
  267. #define M5206_DCMR_MASK_128M 0x07fe0000
  268. #define M5206_DCMR_MASK_256M 0x0ffe0000
  269. #define M5206_DCMR_MASK_512M 0x1ffe0000
  270. #define M5206_DCMR_MASK_1G 0x3ffe0000
  271. #define M5206_DCMR_MASK_2G 0x7ffe0000
  272. #define M5206_DCMR_MASK_4G 0xfffe0000
  273. #define M5206_DCMR_SC (1 << 4)
  274. #define M5206_DCMR_SD (1 << 3)
  275. #define M5206_DCMR_UC (1 << 2)
  276. #define M5206_DCMR_UD (1 << 1)
  278. /* DRAM Controller Control Register */
  279. #define M5206_DCCR_PS_32 (0 << 6) /* 32-bit port size */
  280. #define M5206_DCCR_PS_8 (1 << 6) /* 8-bit port size */
  281. #define M5206_DCCR_PS_16 (3 << 6) /* 16-bit port size */
  282. #define M5206_DCCR_BPS_512B (0 << 4) /* 512byte bank page size */
  283. #define M5206_DCCR_BPS_1K (1 << 4) /* 1Kb bank page size */
  284. #define M5206_DCCR_BPS_2K (2 << 4) /* 2Kb bank page size */
  285. #define M5206_DCCR_MODE_NORMAL (0 << 2) /* normal page mode */
  286. #define M5206_DCCR_MODE_BURST (1 << 2) /* burst page mode */
  287. #define M5206_DCCR_MODE_FAST (3 << 2) /* fast page mode */
  288. #define M5206_DCCR_WR (1 << 1) /* Signal on write xfer */
  289. #define M5206_DCCR_RD (1 << 0) /* Signal on read xfer */
  291. #ifdef __cplusplus
  292. }
  293. #endif
  295. #endif /* __INCm5206h */