开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
m68332.h
资源名称：ixp425BSP.rar　[点击查看]
上传用户：luoyougen
上传日期：2008-05-12
资源大小：23136k
文件大小：30k
源码类别：

VxWorks

开发平台：

C/C++

m68332.h：源码内容
  1. /* m68332.h - Motorola MC68332 CPU control registers */
  3. /* Copyright 1984-1992 Wind River Systems, Inc. */
  4. /*
  5. modification history
  6. --------------------
  7. 01m,20dec96,dat  fixed SPR 4225, M332_RAM_RAMBAR was incorrect
  8. 01l,24oct92,jcf  fixed TPU defines.
  9. 01k,22sep92,rrr  added support for c++
  10. 01j,02jul92,caf  added TY_CO_DEV and function declarations for 5.1 upgrade.
  11.  for 5.0.x compatibility, define INCLUDE_TY_CO_DRV_50 when
  12.  including this header.
  13. 01e,26may92,rrr  the tree shuffle
  14. 01d,22jan92,caf  fixed M332_QSM_CMD_BASE, QSM_QILR_SPI_MASK and SIM_CSOR_IPL.
  15. 01c,04oct91,rrr  passed through the ansification filter
  16.   -fixed #else and #endif
  17.   -changed ASMLANGUAGE to _ASMLANGUAGE
  18.   -changed copyright notice
  19. 01b,30sep91,caf  added _ASMLANGUAGE conditional.
  20. 01a,13feb91,jcf  based on Tektronix original.
  21. */
  23. /*
  24. This file contains I/O address and related constants for the MC68332.
  25. */
  27. #ifndef __INCm68332h
  28. #define __INCm68332h
  30. #ifdef __cplusplus
  31. extern "C" {
  32. #endif
  34. #ifndef _ASMLANGUAGE
  36. #include "tyLib.h"
  38. #ifndef  INCLUDE_TY_CO_DRV_50
  40. typedef struct /* TY_CO_DEV */
  41.     {
  42.     TY_DEV tyDev;
  43.     BOOL created; /* true if this device has been created */
  44.     int baudFreq; /* system clock frequency */
  45.     } TY_CO_DEV;
  47. #endif /* INCLUDE_TY_CO_DRV_50 */
  49. /* MC68332 parameter register addresses */
  51. #define M332_SIM_MCR ((UINT16 *) 0xfffa00)
  52. #define M332_SIM_SIMTR ((UINT16 *) 0xfffa02)
  53. #define M332_SIM_SYNCR ((UINT16 *) 0xfffa04)
  54. #define M332_SIM_RSR ((UINT8  *) 0xfffa07)
  55. #define M332_SIM_SIMTRE ((UINT16 *) 0xfffa08)
  56. #define M332_SIM_PORTE ((UINT8  *) 0xfffa11)
  57. #define M332_SIM_DDRE ((UINT8  *) 0xfffa15)
  58. #define M332_SIM_PEPAR ((UINT8  *) 0xfffa17)
  59. #define M332_SIM_PORTF ((UINT8  *) 0xfffa19)
  60. #define M332_SIM_DDRF ((UINT8  *) 0xfffa1d)
  61. #define M332_SIM_PFPAR ((UINT8  *) 0xfffa1f)
  62. #define M332_SIM_SYPCR ((UINT8  *) 0xfffa21)
  63. #define M332_SIM_PICR ((UINT16 *) 0xfffa22)
  64. #define M332_SIM_PITR ((UINT16 *) 0xfffa24)
  65. #define M332_SIM_SWSR ((UINT8  *) 0xfffa27)
  66. #define M332_SIM_TSTMSRA ((UINT16 *) 0xfffa30)
  67. #define M332_SIM_TSTMSRB ((UINT16 *) 0xfffa32)
  68. #define M332_SIM_TSTSC ((UINT16 *) 0xfffa34)
  69. #define M332_SIM_TSTRC ((UINT16 *) 0xfffa36)
  70. #define M332_SIM_CREG ((UINT16 *) 0xfffa38)
  71. #define M332_SIM_DREG ((UINT16 *) 0xfffa3a)
  72. #define M332_SIM_PORTC ((UINT8  *) 0xfffa41)
  73. #define M332_SIM_CSPAR0 ((UINT16 *) 0xfffa44)
  74. #define M332_SIM_CSPAR1 ((UINT16 *) 0xfffa46)
  75. #define M332_SIM_CSBOOT ((SIM_CS *) 0xfffa48)
  76. #define M332_SIM_CS0 ((SIM_CS *) 0xfffa4c)
  77. #define M332_SIM_CS1 ((SIM_CS *) 0xfffa50)
  78. #define M332_SIM_CS2 ((SIM_CS *) 0xfffa54)
  79. #define M332_SIM_CS3 ((SIM_CS *) 0xfffa58)
  80. #define M332_SIM_CS4 ((SIM_CS *) 0xfffa5c)
  81. #define M332_SIM_CS5 ((SIM_CS *) 0xfffa60)
  82. #define M332_SIM_CS6 ((SIM_CS *) 0xfffa64)
  83. #define M332_SIM_CS7 ((SIM_CS *) 0xfffa68)
  84. #define M332_SIM_CS8 ((SIM_CS *) 0xfffa6c)
  85. #define M332_SIM_CS9 ((SIM_CS *) 0xfffa70)
  86. #define M332_SIM_CS10 ((SIM_CS *) 0xfffa74)
  87. #define M332_RAM_RAMMCR ((UINT16 *) 0xfffb00)
  88. #define M332_RAM_RAMTST ((UINT16 *) 0xfffb02)
  89. #define M332_RAM_RAMBAR ((UINT16 *) 0xfffb04)
  90. #define M332_QSM_QMCR ((UINT16 *) 0xfffc00)
  91. #define M332_QSM_QTEST ((UINT16 *) 0xfffc02)
  92. #define M332_QSM_QILR ((UINT8  *) 0xfffc04)
  93. #define M332_QSM_QIVR ((UINT8  *) 0xfffc05)
  94. #define M332_QSM_SCCR0 ((UINT16 *) 0xfffc08)
  95. #define M332_QSM_SCCR1 ((UINT16 *) 0xfffc0a)
  96. #define M332_QSM_SCSR ((UINT16 *) 0xfffc0c)
  97. #define M332_QSM_SCDR ((UINT16 *) 0xfffc0e)
  98. #define M332_QSM_QPDR ((UINT8  *) 0xfffc15)
  99. #define M332_QSM_QPAR ((UINT8  *) 0xfffc16)
  100. #define M332_QSM_QDDR ((UINT8  *) 0xfffc17)
  101. #define M332_QSM_SPCR0 ((UINT16 *) 0xfffc18)
  102. #define M332_QSM_SPCR1 ((UINT16 *) 0xfffc1a)
  103. #define M332_QSM_SPCR2 ((UINT16 *) 0xfffc1c)
  104. #define M332_QSM_SPCR3 ((UINT8  *) 0xfffc1e)
  105. #define M332_QSM_SPSR ((UINT8  *) 0xfffc1f)
  106. #define M332_QSM_RX_BASE ((UINT16 *) 0xfffd00)
  107. #define M332_QSM_TX_BASE ((UINT16 *) 0xfffd20)
  108. #define M332_QSM_CMD_BASE ((UINT8  *) 0xfffd40)
  109. #define M332_TPU_TMCR ((UINT16 *) 0xfffe00)
  110. #define M332_TPU_TTCR ((UINT16 *) 0xfffe02)
  111. #define M332_TPU_DSCR ((UINT16 *) 0xfffe04)
  112. #define M332_TPU_DSSR ((UINT16 *) 0xfffe06)
  113. #define M332_TPU_TICR ((UINT16 *) 0xfffe08)
  114. #define M332_TPU_CIER ((UINT16 *) 0xfffe0a)
  115. #define M332_TPU_CFSR0 ((UINT16 *) 0xfffe0c)
  116. #define M332_TPU_CFSR1 ((UINT16 *) 0xfffe0e)
  117. #define M332_TPU_CFSR2 ((UINT16 *) 0xfffe10)
  118. #define M332_TPU_CFSR3 ((UINT16 *) 0xfffe12)
  119. #define M332_TPU_HSQR0 ((UINT16 *) 0xfffe14)
  120. #define M332_TPU_HSQR1 ((UINT16 *) 0xfffe16)
  121. #define M332_TPU_HSRR0 ((UINT16 *) 0xfffe18)
  122. #define M332_TPU_HSRR1 ((UINT16 *) 0xfffe1a)
  123. #define M332_TPU_CPR0 ((UINT16 *) 0xfffe1c)
  124. #define M332_TPU_CPR1 ((UINT16 *) 0xfffe1e)
  125. #define M332_TPU_CISR ((UINT16 *) 0xfffe20)
  126. #define M332_TPU_CHN ((TPU_CHN *) 0xffff00)
  129. /* SIM - Register definitions for the System Integration Module */
  131. typedef struct /* SIM_CS */
  132.     {
  133.     UINT16 csBar; /* chip select base address register */
  134.     UINT16 csOr; /* chip select options register */
  135.     } SIM_CS;
  137. /* SIM_MCR - Module Configuration Register (Write Once Only) */
  139. #define SIM_MCR_MM 0x0040 /* module mapping */
  140. #define SIM_MCR_SUPV 0x0080 /* supervisor/unrestricted data space */
  141. #define SIM_MCR_X 0x0000 /* no show cycle, ext. arbitration */
  142. #define SIM_MCR_SH 0x0100 /* show cycle enabled, no ext. arb. */
  143. #define SIM_MCR_SH_X 0x0200 /* show cycle enabled, ext. arb. */
  144. #define SIM_MCR_SH_X_BG 0x0300 /* show cycle/ext arb; int halt w/ BG */
  145. #define SIM_MCR_SLVEN 0x0800 /* slave mode enable */
  146. #define SIM_MCR_FRZBM 0x2000 /* freeze bus monitor enable */
  147. #define SIM_MCR_FRZSW 0x4000 /* freeze software enable */
  148. #define SIM_MCR_EXOFF 0x8000 /* external clock off */
  150. /* SIM_SIMTR - Module Test Register */
  152. #define SIM_SIMTR_REV_MASK 0xfc00 /* revision number for this part */
  154. /* SIM_SYNCR - Clock Synthesis Control Register */
  156. #define SIM_SYNCR_STEXT 0x0001 /* stop mode external clock */
  157. #define SIM_SYNCR_STSIM 0x0002 /* stop mode system integration clock */
  158. #define SIM_SYNCR_RSTEN 0x0004 /* reset enable */
  159. #define SIM_SYNCR_SLOCK 0x0008 /* synthesizer lock */
  160. #define SIM_SYNCR_SLIMP 0x0010 /* limp mode */
  161. #define SIM_SYNCR_EDIV  0x0080 /* E clock divide rate */
  162. #define SIM_SYNCR_Y_MASK  0x3f00 /* Y - frequency control bits */
  163. #define SIM_SYNCR_X     0x4000 /* X - frequency control bit */
  164. #define SIM_SYNCR_W     0x8000 /* W - frequency control bit */
  166. /* SIM_RSR - Reset Status Register */
  168. #define SIM_RSR_TST 0x01 /* test submodule reset */
  169. #define SIM_RSR_SYS 0x02 /* system reset (CPU reset) */
  170. #define SIM_RSR_LOC 0x04 /* loss of clock reset */
  171. #define SIM_RSR_HLT 0x10 /* halt monitor reset */
  172. #define SIM_RSR_SW 0x20 /* software watchdog reset */
  173. #define SIM_RSR_POW 0x40 /* power up reset */
  174. #define SIM_RSR_EXT 0x80 /* external reset */
  176. /* SIM_PEPAR - Port E Pin Assignment Register */
  178. #define SIM_PEPAR_DSACK0 0x01 /* select bus control pin assignment */
  179. #define SIM_PEPAR_DSACK1 0x02 /* select bus control pin assignment */
  180. #define SIM_PEPAR_AVEC 0x04 /* select bus control pin assignment */
  181. #define SIM_PEPAR_RMC 0x08 /* select bus control pin assignment */
  182. #define SIM_PEPAR_DS 0x10 /* select bus control pin assignment */
  183. #define SIM_PEPAR_AS 0x20 /* select bus control pin assignment */
  184. #define SIM_PEPAR_SIZ0 0x40 /* select bus control pin assignment */
  185. #define SIM_PEPAR_SIZ1 0x80 /* select bus control pin assignment */
  187. /* SIM_PFPAR - Port F Pin Assignment Register */
  189. #define SIM_PFPAR_MODCK 0x01 /* select bus control pin assignment */
  190. #define SIM_PFPAR_IRQ1 0x02 /* select bus control pin assignment */
  191. #define SIM_PFPAR_IRQ2 0x04 /* select bus control pin assignment */
  192. #define SIM_PFPAR_IRQ3 0x08 /* select bus control pin assignment */
  193. #define SIM_PFPAR_IRQ4 0x10 /* select bus control pin assignment */
  194. #define SIM_PFPAR_IRQ5 0x20 /* select bus control pin assignment */
  195. #define SIM_PFPAR_IRQ6 0x40 /* select bus control pin assignment */
  196. #define SIM_PFPAR_IRQ7 0x80 /* select bus control pin assignment */
  198. /* SIM_SYPCR - System Protection Control (Write Once Only) */
  200. #define SIM_SYPCR_BMT_64 0x00 /* 64 clk cycle bus monitor timeout */
  201. #define SIM_SYPCR_BMT_32 0x01 /* 32 clk cycle bus monitor timeout */
  202. #define SIM_SYPCR_BMT_16 0x02 /* 16 clk cycle bus monitor timeout */
  203. #define SIM_SYPCR_BMT_8 0x03 /* 8 clk cycle bus monitor timeout */
  204. #define SIM_SYPCR_BME 0x04 /* bus monitor enable */
  205. #define SIM_SYPCR_HME 0x08 /* halt monitor enable */
  206. #define SIM_SYPCR_SWT_9 0x00 /* 2^9 extal cycle software timeout */
  207. #define SIM_SYPCR_SWT_11 0x10 /* 2^11 extal cycle software timeout */
  208. #define SIM_SYPCR_SWT_13 0x20 /* 2^13 extal cycle software timeout */
  209. #define SIM_SYPCR_SWT_15 0x30 /* 2^15 extal cycle software timeout */
  210. #define SIM_SYPCR_SWT_18 0x40 /* 2^18 extal cycle software timeout */
  211. #define SIM_SYPCR_SWT_20 0x50 /* 2^20 extal cycle software timeout */
  212. #define SIM_SYPCR_SWT_22 0x60 /* 2^22 extal cycle software timeout */
  213. #define SIM_SYPCR_SWT_24 0x70 /* 2^24 extal cycle software timeout */
  214. #define SIM_SYPCR_SWE 0x80 /* software watchdog enable */
  216. /* SIM_PICR - Periodic Interrupt Control Register */
  218. #define SIM_PICR_PIV_MASK 0x00ff /* periodic interrupt vector */
  219. #define SIM_PICR_PIRQL_MASK 0x0700 /* periodic interrupt request level */
  221. /* SIM_PITR - Periodic Interrupt Timer */
  223. #define SIM_PITR_PITR_MASK 0x00ff /* periodic interrupt timing register */
  224. #define SIM_PITR_PTP 0x0100 /* periodic timer prescale bit */
  226. /* SIM_SWSR - Software Service Register */
  228. #define SIM_SWSR_ACK1 0x55 /* software watchdog ack. part 1 */
  229. #define SIM_SWSR_ACK2 0xaa /* software watchdog ack. part 2 */
  231. /* SIM_CSPAR0 - Chip Select Pin Assignement Register 0 */
  233. #define SIM_CSPAR0_CSBOOT_DIS 0x0000 /* discrete output */
  234. #define SIM_CSPAR0_CSBOOT_DEF 0x0001 /* default pin function */
  235. #define SIM_CSPAR0_CSBOOT_8BIT 0x0002 /* chip select with 8 bit port */
  236. #define SIM_CSPAR0_CSBOOT_16BIT 0x0003 /* chip select with 16 bit port */
  237. #define SIM_CSPAR0_CS0_DIS 0x0000 /* discrete output */
  238. #define SIM_CSPAR0_CS0_BR 0x0004 /* default pin function */
  239. #define SIM_CSPAR0_CS0_8BIT 0x0008 /* chip select with 8 bit port */
  240. #define SIM_CSPAR0_CS0_16BIT 0x000c /* chip select with 16 bit port */
  241. #define SIM_CSPAR0_CS1_DIS 0x0000 /* discrete output */
  242. #define SIM_CSPAR0_CS1_BG 0x0010 /* default pin function */
  243. #define SIM_CSPAR0_CS1_8BIT 0x0020 /* chip select with 8 bit port */
  244. #define SIM_CSPAR0_CS1_16BIT 0x0030 /* chip select with 16 bit port */
  245. #define SIM_CSPAR0_CS2_DIS 0x0000 /* discrete output */
  246. #define SIM_CSPAR0_CS2_BGACK 0x0040 /* default pin function */
  247. #define SIM_CSPAR0_CS2_8BIT 0x0080 /* chip select with 8 bit port */
  248. #define SIM_CSPAR0_CS2_16BIT 0x00c0 /* chip select with 16 bit port */
  249. #define SIM_CSPAR0_CS3_DIS 0x0000 /* discrete output */
  250. #define SIM_CSPAR0_CS3_FC0 0x0100 /* default pin function */
  251. #define SIM_CSPAR0_CS3_8BIT 0x0200 /* chip select with 8 bit port */
  252. #define SIM_CSPAR0_CS3_16BIT 0x0300 /* chip select with 16 bit port */
  253. #define SIM_CSPAR0_CS4_DIS 0x0000 /* discrete output */
  254. #define SIM_CSPAR0_CS4_FC1 0x0400 /* default pin function */
  255. #define SIM_CSPAR0_CS4_8BIT 0x0800 /* chip select with 8 bit port */
  256. #define SIM_CSPAR0_CS4_16BIT 0x0c00 /* chip select with 16 bit port */
  257. #define SIM_CSPAR0_CS5_DIS 0x0000 /* discrete output */
  258. #define SIM_CSPAR0_CS5_FC2 0x1000 /* default pin function */
  259. #define SIM_CSPAR0_CS5_8BIT 0x2000 /* chip select with 8 bit port */
  260. #define SIM_CSPAR0_CS5_16BIT 0x3000 /* chip select with 16 bit port */
  262. /* SIM_CSPAR1 - Chip Select Pin Assignement Register 1 */
  264. #define SIM_CSPAR1_CS6_DIS 0x0000 /* discrete output */
  265. #define SIM_CSPAR1_CS6_A19 0x0001 /* default pin function */
  266. #define SIM_CSPAR1_CS6_8BIT 0x0002 /* chip select with 8 bit port */
  267. #define SIM_CSPAR1_CS6_16BIT 0x0003 /* chip select with 16 bit port */
  268. #define SIM_CSPAR1_CS7_DIS 0x0000 /* discrete output */
  269. #define SIM_CSPAR1_CS7_A20 0x0004 /* default pin function */
  270. #define SIM_CSPAR1_CS7_8BIT 0x0008 /* chip select with 8 bit port */
  271. #define SIM_CSPAR1_CS7_16BIT 0x000c /* chip select with 16 bit port */
  272. #define SIM_CSPAR1_CS8_DIS 0x0000 /* discrete output */
  273. #define SIM_CSPAR1_CS8_A21 0x0010 /* default pin function */
  274. #define SIM_CSPAR1_CS8_8BIT 0x0020 /* chip select with 8 bit port */
  275. #define SIM_CSPAR1_CS8_16BIT 0x0030 /* chip select with 16 bit port */
  276. #define SIM_CSPAR1_CS9_DIS 0x0000 /* discrete output */
  277. #define SIM_CSPAR1_CS9_A22 0x0040 /* default pin function */
  278. #define SIM_CSPAR1_CS9_8BIT 0x0080 /* chip select with 8 bit port */
  279. #define SIM_CSPAR1_CS9_16BIT 0x00c0 /* chip select with 16 bit port */
  280. #define SIM_CSPAR1_CS10_E_CLK 0x0000 /* E clock output */
  281. #define SIM_CSPAR1_CS10_A23 0x0100 /* default pin function */
  282. #define SIM_CSPAR1_CS10_8BIT 0x0200 /* chip select with 8 bit port */
  283. #define SIM_CSPAR1_CS10_16BIT 0x0300 /* chip select with 16 bit port */
  285. /* SIM_CSBAR - Chip Select Base Address Register */
  287. #define SIM_CSBAR_2K 0x0000 /* 2k block size */
  288. #define SIM_CSBAR_8K 0x0001 /* 8k block size */
  289. #define SIM_CSBAR_16K 0x0002 /* 16k block size */
  290. #define SIM_CSBAR_64K 0x0003 /* 64k block size */
  291. #define SIM_CSBAR_128K 0x0004 /* 128k block size */
  292. #define SIM_CSBAR_256K 0x0005 /* 256k block size */
  293. #define SIM_CSBAR_512K 0x0006 /* 512k block size */
  294. #define SIM_CSBAR_1024K 0x0007 /* 1024k block size */
  296. /* SIM_CSOR - Chip Select Option Register */
  298. #define SIM_CSOR_AVEC 0x0001 /* autovector */
  299. #define SIM_CSOR_IPL_ALL 0x0000 /* assert chip select for any level */
  300. #define SIM_CSOR_IPL_1 0x0002 /* assert chip select for level 1 */
  301. #define SIM_CSOR_IPL_2 0x0004 /* assert chip select for level 2 */
  302. #define SIM_CSOR_IPL_3 0x0006 /* assert chip select for level 3 */
  303. #define SIM_CSOR_IPL_4 0x0008 /* assert chip select for level 4 */
  304. #define SIM_CSOR_IPL_5 0x000a /* assert chip select for level 5 */
  305. #define SIM_CSOR_IPL_6 0x000c /* assert chip select for level 6 */
  306. #define SIM_CSOR_IPL_7 0x000e /* assert chip select for level 7 */
  307. #define SIM_CSOR_SP_CPU 0x0000 /* CPU space */
  308. #define SIM_CSOR_SP_USER 0x0010 /* user space */
  309. #define SIM_CSOR_SP_SUPV 0x0020 /* supervisor space */
  310. #define SIM_CSOR_SP_SU 0x0030 /* either supervisor or user space */
  311. #define SIM_CSOR_WAIT0 0x0000 /* dsack with 0 wait states */
  312. #define SIM_CSOR_WAIT1 0x0040 /* dsack with 1 wait states */
  313. #define SIM_CSOR_WAIT2 0x0080 /* dsack with 2 wait states */
  314. #define SIM_CSOR_WAIT3 0x00c0 /* dsack with 3 wait states */
  315. #define SIM_CSOR_WAIT4 0x0100 /* dsack with 4 wait states */
  316. #define SIM_CSOR_WAIT5 0x0140 /* dsack with 5 wait states */
  317. #define SIM_CSOR_WAIT6 0x0180 /* dsack with 6 wait states */
  318. #define SIM_CSOR_WAIT7 0x01c0 /* dsack with 7 wait states */
  319. #define SIM_CSOR_WAIT8 0x0200 /* dsack with 8 wait states */
  320. #define SIM_CSOR_WAIT9 0x0240 /* dsack with 9 wait states */
  321. #define SIM_CSOR_WAIT10 0x0280 /* dsack with 10 wait states */
  322. #define SIM_CSOR_WAIT11 0x02c0 /* dsack with 11 wait states */
  323. #define SIM_CSOR_WAIT12 0x0300 /* dsack with 12 wait states */
  324. #define SIM_CSOR_WAIT13 0x0340 /* dsack with 13 wait states */
  325. #define SIM_CSOR_WAIT_FAST 0x0380 /* fast termination */
  326. #define SIM_CSOR_WAIT_EXT 0x03c0 /* external dsack generation */
  327. #define SIM_CSOR_AS   0x0000 /* strobe with AS* */
  328. #define SIM_CSOR_DS 0x0400 /* strobe with DS* */
  329. #define SIM_CSOR_READ 0x0800 /* read only */
  330. #define SIM_CSOR_WRITE 0x1000 /* write only */
  331. #define SIM_CSOR_RW 0x1800 /* read/write */
  332. #define SIM_CSOR_BYTE_OFF 0x0000 /* off */
  333. #define SIM_CSOR_BYTE_LOWER 0x2000 /* lower byte access */
  334. #define SIM_CSOR_BYTE_UPPER 0x4000 /* upper byte access */
  335. #define SIM_CSOR_BYTE_BOTH 0x6000 /* either upper or lower access */
  336. #define SIM_CSOR_ASYNC 0x0000 /* asynchronous */
  337. #define SIM_CSOR_SYNC 0x8000 /* synchronous */
  340. /* RAM - Register definitions for the RAM Control Registers */
  342. /* RAM_RAMMCR - RAM Module Configuration Register */
  344. #define RAM_RAMMCR_SUPV 0x0100 /* supv. access to on chip RAM only */
  345. #define RAM_RAMMCR_STOP 0x8000 /* low power stop mode */
  347. /* RAM_RAMTST - RAM Test Register */
  349. #define RAM_RAMTST_RTBA 0x0100 /* RAMBAR may be written as desired */
  351. /* RAM_RAMBAR - RAM Base Address Register */
  353. #define RAM_RAMBAR_DISABLE 0x0001 /* RAM array is disabled */
  354. #define RAM_RAMBAR_ENABLE 0x0000 /* RAM array is enabled */
  357. /* QSM - Register definitions for the Queued Serial Module (QSM) */
  359. /* QSM_MCR - Module Configuration Register */
  361. #define QSM_MCR_SUPV 0x0080 /* supervisor/unrestricted access */
  362. #define QSM_MCR_FRZ0 0x2000 /* reserved */
  363. #define QSM_MCR_FRZ1 0x4000 /* halt QSM on transfer bndry */
  364. #define QSM_MCR_STOP 0x8000 /* stop enable */
  366. /* QSM_QILR -  QSM Interrupt Level Register */
  368. #define QSM_QILR_SCI_MASK 0x07 /* SCI interrupt level (0 = disabled) */
  369. #define QSM_QILR_SPI_MASK 0x38 /* SCI interrupt level (0 = disabled) */
  371. /* QSM_SCCR1 - Control Register 1 */
  373. #define QSM_SCCR1_SBK 0x0001 /* send break */
  374. #define QSM_SCCR1_RWU 0x0002 /* receiver wakeup enable */
  375. #define QSM_SCCR1_RE 0x0004 /* receiver enable */
  376. #define QSM_SCCR1_TE 0x0008 /* transmitter enable */
  377. #define QSM_SCCR1_ILIE 0x0010 /* idle-line interrupt enable */
  378. #define QSM_SCCR1_RIE 0x0020 /* receiver interrupt enable */
  379. #define QSM_SCCR1_TCIE 0x0040 /* transmit complete interrupt enable */
  380. #define QSM_SCCR1_TIE 0x0080 /* transmit interrupt enable */
  381. #define QSM_SCCR1_WAKE 0x0100 /* wakeup by address mark */
  382. #define QSM_SCCR1_M 0x0200 /* mode select: 0= 8 data bits, 1 = 9 */
  383. #define QSM_SCCR1_PE 0x0400 /* parity enable */
  384. #define QSM_SCCR1_PT 0x0800 /* parity type: 1=Odd, 0=Even */
  385. #define QSM_SCCR1_ILT 0x1000 /* idle line detect type */
  386. #define QSM_SCCR1_WOMS 0x2000 /* wired or mode for SCI Pins */
  387. #define QSM_SCCR1_LOOPS 0x4000 /* test SCI operation */
  389. /* QSM_SCSR - Status Register */
  391. #define QSM_SCSR_PF 0x0001 /* parity error flag */
  392. #define QSM_SCSR_FE 0x0002 /* framing error flag */
  393. #define QSM_SCSR_NF 0x0004 /* noise error flag */
  394. #define QSM_SCSR_OR 0x0008 /* overrun error flag */
  395. #define QSM_SCSR_IDLE 0x0010 /* idle-line detected flag */
  396. #define QSM_SCSR_RAF 0x0020 /* receiver active flag */
  397. #define QSM_SCSR_RDRF 0x0040 /* receive data register full flag */
  398. #define QSM_SCSR_TC 0x0080 /* transmit complete */
  399. #define QSM_SCSR_TDRE 0x0100 /* transmit date register empty flag */
  401. /* QSM_QPDR/QSM_QDDR - Port Data and Data Direction Register */
  403. #define QSM_QPDR_MISO 0x01 /* MISO pin */
  404. #define QSM_QPDR_MOSI 0x02 /* MOSI pin */
  405. #define QSM_QPDR_SCK 0x04 /* SCK pin */
  406. #define QSM_QPDR_PCS0 0x08 /* PCS0 pin */
  407. #define QSM_QPDR_PCS1 0x10 /* PCS1 pin */
  408. #define QSM_QPDR_PCS2 0x20 /* PCS2 pin */
  409. #define QSM_QPDR_PCS3 0x40 /* PCS3 pin */
  410. #define QSM_QPDR_TXD 0x80 /* TXD pin */
  412. /* QSM_QPAR - Pin Assignment Register */
  414. #define QSM_QPAR_MISO 0x0001 /* MISO pin */
  415. #define QSM_QPAR_MOSI 0x0002 /* MOSI pin */
  416. #define QSM_QPAR_PCS0 0x0008 /* PCS0 pin */
  417. #define QSM_QPAR_PCS1 0x0010 /* PCS1 pin */
  418. #define QSM_QPAR_PCS2 0x0020 /* PCS2 pin */
  419. #define QSM_QPAR_PCS3 0x0040 /* PCS3 pin */
  421. /* QSM_SPCR0 - Serial Peripheral Control Register 0 */
  423. #define QSM_SPCR0_CPHA_CAP 0x0000 /* capture data on leading edge */
  424. #define QSM_SPCR0_CPHA_CHG 0x0100 /* change data on leading edge */
  425. #define QSM_SPCR0_CPOL_LOW 0x0000  /* clock polarity; SCK inactive low */
  426. #define QSM_SPCR0_CPOL_HIGH 0x0200  /* clock polarity; SCK inactive high */
  427. #define QSM_SPCR0_WOMQ 0x4000 /* wired or mode */
  428. #define QSM_SPCR0_MASTER 0x8000 /* device as QSM master */
  429. #define QSM_SPCR0_SLAVE 0x0000 /* device as QSM slave */
  431. /* QSM_SPCR1 - Serial Peripheral Control Register 1 */
  433. #define QSM_SPCR1_SPE 0x8000 /* QSPI is enabled */
  435. /* QSM_SPCR2 - Serial Peripheral Control Register 2 */
  437. #define QSM_SPCR2_WRTO 0x2000 /* wrap to NEWQP (0 otherwise) */
  438. #define QSM_SPCR2_WREN 0x4000 /* wrap enabled */
  439. #define QSM_SPCR2_SPIFIE 0x8000 /* finished interrupt enabled */
  441. /* QSM_SPCR3 - Serial Peripheral Control Register 3 */
  443. #define QSM_SPCR3_HALT 0x01 /* halt after current transfer */
  444. #define QSM_SPCR3_HMIE 0x02 /* HALTA or MODF interrupt enable */
  445. #define QSM_SPCR3_LOOPQ 0x04 /* loop back mode */
  447. /* QSM_SPSR - Serial Peripheral Status Register */
  449. #define QSM_SPSR_HALTA 0x20 /* QSPI halted */
  450. #define QSM_SPSR_MODF 0x40 /* mode fault (multiple masters) */
  451. #define QSM_SPSR_SPIF 0x80 /* QSPI executed last command */
  453. /* QSM_SPCCB - Serial Peripheral Command Control Byte */
  455. #define QSM_SPCCB_DSCK 0x10 /* SPCR1 contains PCS setup time */
  456. #define QSM_SPCCB_DT 0x20 /* SPCR1 contains inter-trans delay */
  457. #define QSM_SPCCB_BITSE 0x40 /* SPCR0 contains number of bits */
  458. #define QSM_SPCCB_CONT 0x80 /* continue to assert PCS after trans */
  461. /* TPU - Time Processing Unit */
  463. /* Channel control options */
  465. #define CHN_PSC_PAC 0x0000 /* force pin to PAC latches */
  466. #define CHN_PSC_HIGH 0x0001 /* force pin high */
  467. #define CHN_PSC_LOW 0x0002 /* force pin low */
  468. #define CHN_PSC_NC 0x0003 /* do not force any state */
  469. #define CHN_PAC_NCM 0x0000 /* no change on match */
  470. #define CHN_PAC_NO_DETECT 0x0000 /* do not detect transition */
  471. #define CHN_PAC_HIGH 0x0004 /* high on match */
  472. #define CHN_PAC_RISING 0x0004 /* detect rising edge */
  473. #define CHN_PAC_LOW 0x0008 /* low on match */
  474. #define CHN_PAC_FALLING 0x0008 /* detect falling edge */
  475. #define CHN_PAC_TOGGLE 0x000c /* toggle on match */
  476. #define CHN_PAC_EITHER 0x000c /* detect either edge transition */
  477. #define CHN_PAC_NC 0x0010 /* don not change PAC */
  478. #define CHN_TBS_INP_C1_M1 0x0000 /* input - capture TCR1, match TCR1 */
  479. #define CHN_TBS_INP_C1_M2 0x0020 /* input - capture TCR1, match TCR2 */
  480. #define CHN_TBS_INP_C2_M1 0x0040 /* input - capture TCR2, match TCR1 */
  481. #define CHN_TBS_INP_C2_M2 0x0060 /* input - capture TCR2, match TCR2 */
  482. #define CHN_TBS_OUT_C1_M1 0x0080 /* output - capture TCR1, match TCR1 */
  483. #define CHN_TBS_OUT_C1_M2 0x00a0 /* output - capture TCR1, match TCR2 */
  484. #define CHN_TBS_OUT_C2_M1 0x00c0 /* output - capture TCR2, match TCR1 */
  485. #define CHN_TBS_OUT_C2_M2 0x00e0 /* output - capture TCR2, match TCR2 */
  486. #define CHN_TBS_NC 0x0100 /* do not change TBS */
  488. typedef struct /* TPU_DIO */
  489.     {
  490.     UINT16 chnCont;
  491.     UINT16 pinLvl;
  492.     UINT16 matchRate;
  493.     } TPU_DIO;
  495. /* DIO_HSQR - Host Sequence Register */
  497. #define DIO_HSQR_TRANS 0x0 /* record pin on transition */
  498. #define DIO_HSQR_MATCH 0x1 /* record pin at matchRate */
  499. #define DIO_HSQR_RECORD 0x2 /* record pin on HSRR = 0x3 */
  501. /* DIO_HSRR - Host Service Register */
  503. #define DIO_HSRR_NONE 0x0 /* none */
  504. #define DIO_HSRR_HIGH 0x1 /* force output high */
  505. #define DIO_HSRR_LOW 0x2 /* force output low */
  506. #define DIO_HSRR_INIT 0x3 /* initialization */
  508. typedef struct /* TPU_ITC */
  509.     {
  510.     UINT16 chnCont;
  511.     UINT16 linkBankAdrs;
  512.     UINT16 maxCount;
  513.     UINT16 transCount;
  514.     UINT16 finalTransTime;
  515.     UINT16 lastTransTime;
  516.     } TPU_ITC;
  518. /* ITC_HSQR - Host Sequence Register */
  520. #define ITC_HSQR_SNGL 0x0 /* no link, single mode */
  521. #define ITC_HSQR_CONT 0x1 /* no link, continuous mode */
  522. #define ITC_HSQR_LINK_SNGL 0x2 /* link, single mode */
  523. #define ITC_HSQR_LINK_CONT 0x3 /* link, continuous mode */
  525. /* ITC_HSRR - Host Service Register */
  527. #define ITC_HSRR_NONE 0x0 /* none */
  528. #define ITC_HSRR_INIT 0x1 /* initialization */
  530. typedef struct /* TPU_OC */
  531.     {
  532.     UINT16 chnCont;
  533.     UINT16 offset;
  534.     UINT16 ratioRefAddr1;
  535.     UINT16 refAddr2Addr3;
  536.     UINT16 refTime;
  537.     UINT16 matchTime;
  538.     } TPU_OC;
  540. /* OC_HSQR - Host Sequence Register */
  542. #define OC_HSQR_ALL 0x0 /* all pulse mode code executed */
  543. #define OC_HSQR_RESTRICT 0x2 /* pulse mode code 0xec,0xee executed */
  545. /* OC_HSRR - Host Service Register */
  547. #define OC_HSRR_NONE 0x0 /* none */
  548. #define OC_HSRR_HIPM 0x1 /* host initiated pulse mode */
  549. #define OC_HSRR_INIT 0x3 /* initialization */
  551. typedef struct /* TPU_PWM */
  552.     {
  553.     UINT16 chnCont;
  554.     UINT16 oldris;
  555.     UINT16 pwmhi;
  556.     UINT16 pwmper;
  557.     UINT16 pwmris;
  558.     } TPU_PWM;
  560. /* PWM_HSRR - Host Service Register */
  562. #define PWM_HSRR_NONE 0x0 /* none */
  563. #define PWM_HSRR_UPDATE 0x1 /* immediate update request */
  564. #define PWM_HSRR_INIT 0x2 /* initialization */
  566. typedef struct /* TPU_SPWM_M0 */
  567.     {
  568.     UINT16 chnCont;
  569.     UINT16 nextRise;
  570.     UINT16 highTime;
  571.     UINT16 period;
  572.     UINT16 refAddr1;
  573.     UINT16  delay;
  574.     } TPU_SPWM_M0;
  576. typedef struct /* TPU_SPWM_M1 */
  577.     {
  578.     UINT16 chnCont;
  579.     UINT16 nextRise;
  580.     UINT16 highTime;
  581.     UINT16 delay;
  582.     UINT16 refAddr1Addr2;
  583.     UINT16 refValue;
  584.     } TPU_SPWM_M1;
  586. typedef struct /* TPU_SPWM_M2 */
  587.     {
  588.     UINT16 chnCont;
  589.     UINT16 nextRise;
  590.     UINT16 highTime;
  591.     UINT16 period;
  592.     UINT16 linkRefAddr1;
  593.     UINT16  delay;
  594.     } TPU_SPWM_M2;
  596. /* SPWM_HSQR - Host Sequence Register */
  598. #define SPWM_HSQR_MODE0 0x0 /* mode 0 */
  599. #define SPWM_HSQR_MODE1 0x1 /* mode 1 */
  600. #define SPWM_HSQR_MODE2 0x2 /* mode 2 */
  602. /* SPWM_HSRR - Host Service Register */
  604. #define SPWM_HSRR_NONE 0x0 /* none */
  605. #define SPWM_HSRR_INIT 0x2 /* initialization */
  606. #define SPWM_HSRR_UPDATE 0x3 /* immediate update request */
  608. typedef struct /* TPU_PMA */
  609.     {
  610.     UINT16 chnCont;
  611.     UINT16 maxAddNumTeeth;
  612.     UINT16 addRollCnt;
  613.     UINT16 ratioTcrMax;
  614.     UINT16 periodHigh;
  615.     UINT16 periodLow;
  616.     } TPU_PMA;
  618. /* PMA_HSQR - Host Sequence Register */
  620. #define PMA_HSQR_BANK 0x0 /* bank mode */
  621. #define PMA_HSQR_COUNT 0x1 /* count mode */
  623. /* PMA_HSRR - Host Service Register */
  625. #define PMA_HSRR_NONE 0x0 /* none */
  626. #define PMA_HSRR_INIT 0x1 /* initialization */
  628. typedef struct /* TPU_PMM */
  629.     {
  630.     UINT16 chnCont;
  631.     UINT16 maxMissNumTeeth;
  632.     UINT16 missRollCnt;
  633.     UINT16 ratioTcrMax;
  634.     UINT16 periodHigh;
  635.     UINT16 periodLow;
  636.     } TPU_PMM;
  638. /* PMM_HSQR - Host Sequence Register */
  640. #define PMM_HSQR_BANK 0x2 /* bank mode */
  641. #define PMM_HSQR_COUNT 0x3 /* count mode */
  643. /* PMM_HSRR - Host Service Register */
  645. #define PMM_HSRR_NONE 0x0 /* none */
  646. #define PMM_HSRR_INIT 0x1 /* initialization */
  648. typedef struct /* TPU_PSP */
  649.     {
  650.     UINT16 chnCont;
  651.     UINT16 r2A2Tmp;
  652.     UINT16 angleTime;
  653.     UINT16 ratioTmp;
  654.     UINT16 ratioAngle1;
  655.     UINT16 ratioAngle2;
  656.     } TPU_PSP;
  658. /* PSP_HSQR - Host Sequence Register */
  660. #define PSP_HSQR_ANGLE 0x0 /* angle-angle mode */
  661. #define PSP_HSQR_TIME 0x1 /* angle-time mode */
  663. /* PSP_HSRR - Host Service Register */
  665. #define PSP_HSRR_NONE 0x0 /* none */
  666. #define PSP_HSRR_UPDATE 0x1 /* immediate update request */
  667. #define PSP_HSRR_INIT 0x2 /* initialization */
  668. #define PSP_HSRR_FORCE 0x3 /* force mode */
  670. typedef struct /* TPU_SM_PRI */
  671.     {
  672.     UINT16 chnCont;
  673.     UINT16 pinCont;
  674.     UINT16 currentPos;
  675.     UINT16 desiredPos;
  676.     UINT16 modCntNextStep;
  677.     UINT16 stepCntLastChn;
  678.     } TPU_SM_PRI;
  680. typedef struct /* TPU_SM_SEC */
  681.     {
  682.     UINT16 chnCont;
  683.     UINT16 pinCont;
  684.     UINT16 stepCntl0;
  685.     UINT16 stepCntl1;
  686.     } TPU_SM_SEC;
  688. /* SM_HSRR - Host Service Register */
  690. #define SM_HSRR_NONE 0x0 /* none */
  691. #define SM_HSRR_INIT 0x2 /* initialization */
  692. #define SM_HSRR_STEP 0x3 /* step request */
  694. typedef struct /* TPU_PPWA */
  695.     {
  696.     UINT16 chnCont;
  697.     UINT16 maxPeriodCnt;
  698.     UINT16 lastAccum;
  699.     UINT16 accum;
  700.     UINT16 accumRatePpwaUb;
  701.     UINT16 ppwaLw;
  702.     } TPU_PPWA;
  704. /* PPWA_HSQR - Host Sequence Register */
  706. #define PPWA_HSQR_ACC_24 0x0 /* accumulate 24 bit periods */
  707. #define PPWA_HSQR_ACC_16 0x1 /* accumulate 16 bit periods */
  709. /* PPWA_HSRR - Host Service Register */
  711. #define PPWA_HSRR_NONE 0x0 /* none */
  712. #define PPWA_HSRR_INIT 0x2 /* initialization */
  714. typedef struct /* TPU_CHN */
  715.     {
  716.     union
  717. {
  718. TPU_DIO dio; /* discrete input/output */
  719. TPU_ITC itc; /* input transition counter */
  720. TPU_OC oc; /* output compare */
  721. TPU_PWM pwm; /* pulse width modulation */
  722. TPU_SPWM_M0 spwmM0; /* synchronized pulse width modulation*/
  723. TPU_SPWM_M1 spwmM1; /* synchronized pulse width modulation*/
  724. TPU_SPWM_M2 spwmM2; /* synchronized pulse width modulation*/
  725. TPU_PMA pma; /* period measure w/additional trans */
  726. TPU_PMM pmm; /* period measure w/missing trans */
  727. TPU_PSP psp; /* position-sync. pulse generator */
  728. TPU_SM_PRI smPri; /* stepper motor primary channel */
  729. TPU_SM_SEC smSec; /* stepper motor secondary channel */
  730. TPU_PPWA ppwa; /* period/pulse width accumulator */
  731. UINT16 pad[8]; /* each channel has 8 parameters */
  732. } tf;
  733.     } TPU_CHN;
  735. /* TPU_TMCR - TPU Module Configuration Register */
  737. #define TPU_TMCR_PSCK_32X 0x0000 /* clock/32 is TCR1 prescaler input */
  738. #define TPU_TMCR_PSCK_4X 0x0040 /* clock/4 is TCR1 prescaler input */
  739. #define TPU_TMCR_SUPV 0x0080 /* supervisor access only */
  740. #define TPU_TMCR_STF 0x0100 /* TPU is stopped */
  741. #define TPU_TMCR_T2CG 0x0200 /* TCR2 pin is gate of DIV8 clock */
  742. #define TPU_TMCR_EMU 0x0400 /* TPU and RAM in emulation mode */
  743. #define TPU_TMCR_TCR2_1X 0x0000 /* TCR2 divide by 1 prescaler */
  744. #define TPU_TMCR_TCR2_2X 0x0800 /* TCR2 divide by 2 prescaler */
  745. #define TPU_TMCR_TCR2_4X 0x1000 /* TCR2 divide by 4 prescaler */
  746. #define TPU_TMCR_TCR2_8X 0x1800 /* TCR2 divide by 8 prescaler */
  747. #define TPU_TMCR_TCR1_1X 0x0000 /* TCR1 divide by 1 prescaler */
  748. #define TPU_TMCR_TCR1_2X 0x2000 /* TCR1 divide by 2 prescaler */
  749. #define TPU_TMCR_TCR1_4X 0x4000 /* TCR1 divide by 4 prescaler */
  750. #define TPU_TMCR_TCR1_8X 0x6000 /* TCR1 divide by 8 prescaler */
  751. #define TPU_TMCR_STOP 0x8000 /* stop the clocks and microengine */
  753. /* TPU_CFSR - Channel Function Select Register */
  755. #define TPU_CFSR_DIO 0x8  /* discrete input/output */
  756. #define TPU_CFSR_ITC 0xa /* input transition counter */
  757. #define TPU_CFSR_OC 0xe /* output compare */
  758. #define TPU_CFSR_PWM 0x9 /* pulse width modulation */
  759. #define TPU_CFSR_SPWM 0x7 /* synchronized pulse width modulation*/
  760. #define TPU_CFSR_PMA 0xb /* period measure w/additional trans */
  761. #define TPU_CFSR_PMM 0xb /* period measure w/missing trans */
  762. #define TPU_CFSR_PSP 0xc /* position-sync. pulse generator */
  763. #define TPU_CFSR_SM 0xd /* stepper motor */
  764. #define TPU_CFSR_PPWA 0xf /* period/pulse width accumulator */
  766. /* TPU_CPR - Channel Priority Register */
  768. #define TPU_CPR_DISABLE 0x0 /* channel disabled */
  769. #define TPU_CPR_LOW 0x1 /* low priority */
  770. #define TPU_CPR_MEDIUM 0x2 /* medium priority */
  771. #define TPU_CPR_HIGH 0x3 /* high priority */
  773. /* function declarations */
  775. #ifndef INCLUDE_TY_CO_DRV_50
  776. #if defined(__STDC__) || defined(__cplusplus)
  778. IMPORT  void    tyCoInt (void);
  780. #else   /* __STDC__ */
  782. IMPORT  void    tyCoInt ();
  784. #endif  /* __STDC__ */
  785. #endif  /* INCLUDE_TY_CO_DRV_50 */
  787. #endif /* _ASMLANGUAGE */
  789. #ifdef __cplusplus
  790. }
  791. #endif
  793. #endif /* __INCm68332h */