开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 通讯/手机编程 > 传真(Fax)编程 > 查看源码
msp430x13x.h
资源名称：VsonBryanFaxConexant070517.rar　[点击查看]
上传用户：xhjmsc
上传日期：2019-09-13
资源大小：389k
文件大小：42k
源码类别：

传真(Fax)编程

开发平台：

C/C++

msp430x13x.h：源码内容
  1. /********************************************************************
  2. *
  3. * Standard register and bit definitions for the Texas Instruments
  4. * MSP430 microcontroller.
  5. *
  6. * This file supports assembler and C/EC++ development for
  7. * MSP430x13x devices.
  8. *
  9. * Version 2.0
  10. *
  11. ********************************************************************/
  13. #ifndef __msp430x13x
  14. #define __msp430x13x
  17. #if (((__TID__ >> 8) & 0x7F) != 0x2b)     /* 0x2b = 43 dec */
  18. #error MSP430X13X.H file for use with ICC430/A430 only
  19. #endif
  22. #ifdef __IAR_SYSTEMS_ICC__
  23. #include <in430.h>
  24. #pragma language=extended
  26. #define DEFC(name, address) __no_init volatile unsigned char name @ address;
  27. #define DEFW(name, address) __no_init volatile unsigned short name @ address;
  29. #endif  /* __IAR_SYSTEMS_ICC__  */
  32. #ifdef __IAR_SYSTEMS_ASM__
  33. #define DEFC(name, address) sfrb name = address;
  34. #define DEFW(name, address) sfrw name = address;
  36. #endif /* __IAR_SYSTEMS_ASM__*/
  38. #ifdef __cplusplus
  39. #define READ_ONLY
  40. #else
  41. #define READ_ONLY const
  42. #endif
  45. /************************************************************
  46. * STANDARD BITS
  47. ************************************************************/
  49. #define BIT0                (0x0001)
  50. #define BIT1                (0x0002)
  51. #define BIT2                (0x0004)
  52. #define BIT3                (0x0008)
  53. #define BIT4                (0x0010)
  54. #define BIT5                (0x0020)
  55. #define BIT6                (0x0040)
  56. #define BIT7                (0x0080)
  57. #define BIT8                (0x0100)
  58. #define BIT9                (0x0200)
  59. #define BITA                (0x0400)
  60. #define BITB                (0x0800)
  61. #define BITC                (0x1000)
  62. #define BITD                (0x2000)
  63. #define BITE                (0x4000)
  64. #define BITF                (0x8000)
  67. /************************************************************
  68. * STATUS REGISTER BITS
  69. ************************************************************/
  71. #define C                   (0x0001)
  72. #define Z                   (0x0002)
  73. #define N                   (0x0004)
  74. #define V                   (0x0100)
  75. #define GIE                 (0x0008)
  76. #define CPUOFF              (0x0010)
  77. #define OSCOFF              (0x0020)
  78. #define SCG0                (0x0040)
  79. #define SCG1                (0x0080)
  81. /* Low Power Modes coded with Bits 4-7 in SR */
  83. #ifndef __IAR_SYSTEMS_ICC /* Begin #defines for assembler */
  84. #define LPM0                (CPUOFF)
  85. #define LPM1                (SCG0+CPUOFF)
  86. #define LPM2                (SCG1+CPUOFF)
  87. #define LPM3                (SCG1+SCG0+CPUOFF)
  88. #define LPM4                (SCG1+SCG0+OSCOFF+CPUOFF)
  89. /* End #defines for assembler */
  91. #else /* Begin #defines for C */
  92. #define LPM0_bits           (CPUOFF)
  93. #define LPM1_bits           (SCG0+CPUOFF)
  94. #define LPM2_bits           (SCG1+CPUOFF)
  95. #define LPM3_bits           (SCG1+SCG0+CPUOFF)
  96. #define LPM4_bits           (SCG1+SCG0+OSCOFF+CPUOFF)
  99. #define LPM0      _BIS_SR(LPM0_bits)     /* Enter Low Power Mode 0 */
  100. #define LPM0_EXIT _BIC_SR_IRQ(LPM0_bits) /* Exit Low Power Mode 0 */
  101. #define LPM1      _BIS_SR(LPM1_bits)     /* Enter Low Power Mode 1 */
  102. #define LPM1_EXIT _BIC_SR_IRQ(LPM1_bits) /* Exit Low Power Mode 1 */
  103. #define LPM2      _BIS_SR(LPM2_bits)     /* Enter Low Power Mode 2 */
  104. #define LPM2_EXIT _BIC_SR_IRQ(LPM2_bits) /* Exit Low Power Mode 2 */
  105. #define LPM3      _BIS_SR(LPM3_bits)     /* Enter Low Power Mode 3 */
  106. #define LPM3_EXIT _BIC_SR_IRQ(LPM3_bits) /* Exit Low Power Mode 3 */
  107. #define LPM4      _BIS_SR(LPM4_bits)     /* Enter Low Power Mode 4 */
  108. #define LPM4_EXIT _BIC_SR_IRQ(LPM4_bits) /* Exit Low Power Mode 4 */
  109. #endif /* End #defines for C */
  111. /************************************************************
  112. * PERIPHERAL FILE MAP
  113. ************************************************************/
  115. /************************************************************
  116. * SPECIAL FUNCTION REGISTER ADDRESSES + CONTROL BITS
  117. ************************************************************/
  119. #define IE1_                (0x0000)  /* Interrupt Enable 1 */
  120. DEFC(IE1                  , IE1_)
  121. #define U0IE_               (IE1_)    /* UART0 Interrupt Enable Register */
  122. DEFC(   U0IE              , U0IE_)
  123. #define WDTIE               (0x01)
  124. #define OFIE                (0x02)
  125. #define NMIIE               (0x10)
  126. #define ACCVIE              (0x20)
  127. #define URXIE0              (0x40)
  128. #define UTXIE0              (0x80)
  130. #define IFG1_               (0x0002)  /* Interrupt Flag 1 */
  131. DEFC(IFG1                 , IFG1_)
  132. #define U0IFG_              (IFG1_)   /* UART0 Interrupt Flag Register */
  133. DEFC(   U0IFG             , U0IFG_)
  134. #define WDTIFG              (0x01)
  135. #define OFIFG               (0x02)
  136. #define NMIIFG              (0x10)
  137. #define URXIFG0             (0x40)
  138. #define UTXIFG0             (0x80)
  140. #define ME1_                (0x0004)  /* Module Enable 1 */
  141. DEFC(    ME1              , ME1_)
  142. #define U0ME_               (ME1_)    /* UART0 Module Enable Register */
  143. DEFC(   U0ME              , U0ME_)
  144. #define URXE0               (0x40)
  145. #define USPIE0              (0x40)
  146. #define UTXE0               (0x80)
  148. /************************************************************
  149. * WATCHDOG TIMER
  150. ************************************************************/
  152. #define WDTCTL_             (0x0120)  /* Watchdog Timer Control */
  153. DEFW(    WDTCTL            , WDTCTL_)
  154. /* The bit names have been prefixed with "WDT" */
  155. #define WDTIS0              (0x0001)
  156. #define WDTIS1              (0x0002)
  157. #define WDTSSEL             (0x0004)
  158. #define WDTCNTCL            (0x0008)
  159. #define WDTTMSEL            (0x0010)
  160. #define WDTNMI              (0x0020)
  161. #define WDTNMIES            (0x0040)
  162. #define WDTHOLD             (0x0080)
  164. #define WDTPW               (0x5A00)
  166. /* WDT-interval times [1ms] coded with Bits 0-2 */
  167. /* WDT is clocked by fMCLK (assumed 1MHz) */
  168. #define WDT_MDLY_32         (WDTPW+WDTTMSEL+WDTCNTCL)                         /* 32ms interval (default) */
  169. #define WDT_MDLY_8          (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS0)                  /* 8ms     " */
  170. #define WDT_MDLY_0_5        (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS1)                  /* 0.5ms   " */
  171. #define WDT_MDLY_0_064      (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS1+WDTIS0)           /* 0.064ms " */
  172. /* WDT is clocked by fACLK (assumed 32KHz) */
  173. #define WDT_ADLY_1000       (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL)                 /* 1000ms  " */
  174. #define WDT_ADLY_250        (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS0)          /* 250ms   " */
  175. #define WDT_ADLY_16         (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS1)          /* 16ms    " */
  176. #define WDT_ADLY_1_9        (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS1+WDTIS0)   /* 1.9ms   " */
  177. /* Watchdog mode -> reset after expired time */
  178. /* WDT is clocked by fMCLK (assumed 1MHz) */
  179. #define WDT_MRST_32         (WDTPW+WDTCNTCL)                                  /* 32ms interval (default) */
  180. #define WDT_MRST_8          (WDTPW+WDTCNTCL+WDTIS0)                           /* 8ms     " */
  181. #define WDT_MRST_0_5        (WDTPW+WDTCNTCL+WDTIS1)                           /* 0.5ms   " */
  182. #define WDT_MRST_0_064      (WDTPW+WDTCNTCL+WDTIS1+WDTIS0)                    /* 0.064ms " */
  183. /* WDT is clocked by fACLK (assumed 32KHz) */
  184. #define WDT_ARST_1000       (WDTPW+WDTCNTCL+WDTSSEL)                          /* 1000ms  " */
  185. #define WDT_ARST_250        (WDTPW+WDTCNTCL+WDTSSEL+WDTIS0)                   /* 250ms   " */
  186. #define WDT_ARST_16         (WDTPW+WDTCNTCL+WDTSSEL+WDTIS1)                   /* 16ms    " */
  187. #define WDT_ARST_1_9        (WDTPW+WDTCNTCL+WDTSSEL+WDTIS1+WDTIS0)            /* 1.9ms   " */
  189. /* INTERRUPT CONTROL */
  190. /* These two bits are defined in the Special Function Registers */
  191. /* #define WDTIE               0x01 */
  192. /* #define WDTIFG              0x01 */
  194. /************************************************************
  195. * DIGITAL I/O Port1/2
  196. ************************************************************/
  198. #define P1IN_               (0x0020)  /* Port 1 Input */
  199. READ_ONLY DEFC( P1IN           , P1IN_)
  200. #define P1OUT_              (0x0021)  /* Port 1 Output */
  201. DEFC(    P1OUT             , P1OUT_)
  202. #define P1DIR_              (0x0022)  /* Port 1 Direction */
  203. DEFC(    P1DIR             , P1DIR_)
  204. #define P1IFG_              (0x0023)  /* Port 1 Interrupt Flag */
  205. DEFC(    P1IFG             , P1IFG_)
  206. #define P1IES_              (0x0024)  /* Port 1 Interrupt Edge Select */
  207. DEFC(    P1IES             , P1IES_)
  208. #define P1IE_               (0x0025)  /* Port 1 Interrupt Enable */
  209. DEFC(    P1IE              , P1IE_)
  210. #define P1SEL_              (0x0026)  /* Port 1 Selection */
  211. DEFC(    P1SEL             , P1SEL_)
  213. #define P2IN_               (0x0028)  /* Port 2 Input */
  214. READ_ONLY DEFC( P2IN           , P2IN_)
  215. #define P2OUT_              (0x0029)  /* Port 2 Output */
  216. DEFC(    P2OUT             , P2OUT_)
  217. #define P2DIR_              (0x002A)  /* Port 2 Direction */
  218. DEFC(    P2DIR             , P2DIR_)
  219. #define P2IFG_              (0x002B)  /* Port 2 Interrupt Flag */
  220. DEFC(    P2IFG             , P2IFG_)
  221. #define P2IES_              (0x002C)  /* Port 2 Interrupt Edge Select */
  222. DEFC(    P2IES             , P2IES_)
  223. #define P2IE_               (0x002D)  /* Port 2 Interrupt Enable */
  224. DEFC(    P2IE              , P2IE_)
  225. #define P2SEL_              (0x002E)  /* Port 2 Selection */
  226. DEFC(    P2SEL             , P2SEL_)
  228. /************************************************************
  229. * DIGITAL I/O Port3/4
  230. ************************************************************/
  232. #define P3IN_               (0x0018)  /* Port 3 Input */
  233. READ_ONLY DEFC( P3IN           , P3IN_)
  234. #define P3OUT_              (0x0019)  /* Port 3 Output */
  235. DEFC(    P3OUT             , P3OUT_)
  236. #define P3DIR_              (0x001A)  /* Port 3 Direction */
  237. DEFC(    P3DIR             , P3DIR_)
  238. #define P3SEL_              (0x001B)  /* Port 3 Selection */
  239. DEFC(    P3SEL             , P3SEL_)
  241. #define P4IN_               (0x001C)  /* Port 4 Input */
  242. READ_ONLY DEFC( P4IN           , P4IN_)
  243. #define P4OUT_              (0x001D)  /* Port 4 Output */
  244. DEFC(    P4OUT             , P4OUT_)
  245. #define P4DIR_              (0x001E)  /* Port 4 Direction */
  246. DEFC(    P4DIR             , P4DIR_)
  247. #define P4SEL_              (0x001F)  /* Port 4 Selection */
  248. DEFC(    P4SEL             , P4SEL_)
  250. /************************************************************
  251. * DIGITAL I/O Port5/6
  252. ************************************************************/
  254. #define P5IN_               (0x0030)  /* Port 5 Input */
  255. READ_ONLY DEFC( P5IN           , P5IN_)
  256. #define P5OUT_              (0x0031)  /* Port 5 Output */
  257. DEFC(    P5OUT             , P5OUT_)
  258. #define P5DIR_              (0x0032)  /* Port 5 Direction */
  259. DEFC(    P5DIR             , P5DIR_)
  260. #define P5SEL_              (0x0033)  /* Port 5 Selection */
  261. DEFC(    P5SEL             , P5SEL_)
  263. #define P6IN_               (0x0034)  /* Port 6 Input */
  264. READ_ONLY DEFC( P6IN           , P6IN_)
  265. #define P6OUT_              (0x0035)  /* Port 6 Output */
  266. DEFC(    P6OUT             , P6OUT_)
  267. #define P6DIR_              (0x0036)  /* Port 6 Direction */
  268. DEFC(    P6DIR             , P6DIR_)
  269. #define P6SEL_              (0x0037)  /* Port 6 Selection */
  270. DEFC(    P6SEL             , P6SEL_)
  272. /************************************************************
  273. * USART
  274. ************************************************************/
  276. #define PENA                (0x80)        /* UCTL */
  277. #define PEV                 (0x40)
  278. #define SPB                 (0x20)        /* to distinguish from stackpointer SP */
  279. #define CHAR                (0x10)
  280. #define LISTEN              (0x08)
  281. #define SYNC                (0x04)
  282. #define MM                  (0x02)
  283. #define SWRST               (0x01)
  285. #define CKPH                (0x80)        /* UTCTL */
  286. #define CKPL                (0x40)
  287. #define SSEL1               (0x20)
  288. #define SSEL0               (0x10)
  289. #define URXSE               (0x08)
  290. #define TXWAKE              (0x04)
  291. #define STC                 (0x02)
  292. #define TXEPT               (0x01)
  294. #define FE                  (0x80)        /* URCTL */
  295. #define PE                  (0x40)
  296. #define OE                  (0x20)
  297. #define BRK                 (0x10)
  298. #define URXEIE              (0x08)
  299. #define URXWIE              (0x04)
  300. #define RXWAKE              (0x02)
  301. #define RXERR               (0x01)
  303. /************************************************************
  304. * USART 0
  305. ************************************************************/
  307. #define U0CTL_              (0x0070)  /* USART 0 Control */
  308. DEFC(    U0CTL             , U0CTL_)
  309. #define U0TCTL_             (0x0071)  /* USART 0 Transmit Control */
  310. DEFC(    U0TCTL            , U0TCTL_)
  311. #define U0RCTL_             (0x0072)  /* USART 0 Receive Control */
  312. DEFC(    U0RCTL            , U0RCTL_)
  313. #define U0MCTL_             (0x0073)  /* USART 0 Modulation Control */
  314. DEFC(    U0MCTL            , U0MCTL_)
  315. #define U0BR0_              (0x0074)  /* USART 0 Baud Rate 0 */
  316. DEFC(    U0BR0             , U0BR0_)
  317. #define U0BR1_              (0x0075)  /* USART 0 Baud Rate 1 */
  318. DEFC(    U0BR1             , U0BR1_)
  319. #define U0RXBUF_            (0x0076)  /* USART 0 Receive Buffer */
  320. READ_ONLY DEFC( U0RXBUF        , U0RXBUF_)
  321. #define U0TXBUF_            (0x0077)  /* USART 0 Transmit Buffer */
  322. DEFC(    U0TXBUF           , U0TXBUF_)
  324. /* Alternate register names */
  326. #define UCTL0_              U0CTL_    /* USART 0 Control */
  327. DEFC(    UCTL0             , UCTL0_)
  328. #define UTCTL0_             U0TCTL_   /* USART 0 Transmit Control */
  329. DEFC(    UTCTL0            , UTCTL0_)
  330. #define URCTL0_             U0RCTL_   /* USART 0 Receive Control */
  331. DEFC(    URCTL0            , URCTL0_)
  332. #define UMCTL0_             U0MCTL_   /* USART 0 Modulation Control */
  333. DEFC(    UMCTL0            , UMCTL0_)
  334. #define UBR00_              U0BR0_    /* USART 0 Baud Rate 0 */
  335. DEFC(    UBR00             , UBR00_)
  336. #define UBR10_              U0BR1_    /* USART 0 Baud Rate 1 */
  337. DEFC(    UBR10             , UBR10_)
  338. #define RXBUF0_             U0RXBUF_  /* USART 0 Receive Buffer */
  339. READ_ONLY DEFC( RXBUF0         , RXBUF0_)
  340. #define TXBUF0_             U0TXBUF_  /* USART 0 Transmit Buffer */
  341. DEFC(    TXBUF0            , TXBUF0_)
  343. #define UCTL_0_             U0CTL_    /* USART 0 Control */
  344. DEFC(    UCTL_0            , UCTL_0_)
  345. #define UTCTL_0_            U0TCTL_   /* USART 0 Transmit Control */
  346. DEFC(    UTCTL_0           , UTCTL_0_)
  347. #define URCTL_0_            U0RCTL_   /* USART 0 Receive Control */
  348. DEFC(    URCTL_0           , URCTL_0_)
  349. #define UMCTL_0_            U0MCTL_   /* USART 0 Modulation Control */
  350. DEFC(    UMCTL_0           , UMCTL_0_)
  351. #define UBR0_0_             U0BR0_    /* USART 0 Baud Rate 0 */
  352. DEFC(    UBR0_0            , UBR0_0_)
  353. #define UBR1_0_             U0BR1_    /* USART 0 Baud Rate 1 */
  354. DEFC(    UBR1_0            , UBR1_0_)
  355. #define RXBUF_0_            U0RXBUF_  /* USART 0 Receive Buffer */
  356. READ_ONLY DEFC( RXBUF_0        , RXBUF_0_)
  357. #define TXBUF_0_            U0TXBUF_  /* USART 0 Transmit Buffer */
  358. DEFC(    TXBUF_0           , TXBUF_0_)
  360. /************************************************************
  361. * Timer A
  362. ************************************************************/
  364. #define TAIV_               (0x012E)  /* Timer A Interrupt Vector Word */
  365. READ_ONLY DEFW( TAIV           , TAIV_)
  366. #define TACTL_              (0x0160)  /* Timer A Control */
  367. DEFW(    TACTL             , TACTL_)
  368. #define TACCTL0_            (0x0162)  /* Timer A Capture/Compare Control 0 */
  369. DEFW(    TACCTL0           , TACCTL0_)
  370. #define TACCTL1_            (0x0164)  /* Timer A Capture/Compare Control 1 */
  371. DEFW(    TACCTL1           , TACCTL1_)
  372. #define TACCTL2_            (0x0166)  /* Timer A Capture/Compare Control 2 */
  373. DEFW(    TACCTL2           , TACCTL2_)
  374. #define TAR_                (0x0170)  /* Timer A */
  375. DEFW(    TAR               , TAR_)
  376. #define TACCR0_             (0x0172)  /* Timer A Capture/Compare 0 */
  377. DEFW(    TACCR0            , TACCR0_)
  378. #define TACCR1_             (0x0174)  /* Timer A Capture/Compare 1 */
  379. DEFW(    TACCR1            , TACCR1_)
  380. #define TACCR2_             (0x0176)  /* Timer A Capture/Compare 2 */
  381. DEFW(    TACCR2            , TACCR2_)
  383. /* Alternate register names */
  384. #define CCTL0_              TACCTL0_   /* Timer A Capture/Compare Control 0 */
  385. DEFW(    CCTL0 , CCTL0_)
  386. #define CCTL1_              TACCTL1_   /* Timer A Capture/Compare Control 1 */
  387. DEFW(    CCTL1 , CCTL1_)
  388. #define CCTL2_              TACCTL2_   /* Timer A Capture/Compare Control 2 */
  389. DEFW(    CCTL2 , CCTL2_)
  390. #define CCR0_               TACCR0_   /* Timer A Capture/Compare 0 */
  391. DEFW(    CCR0 , CCR0_)
  392. #define CCR1_               TACCR1_   /* Timer A Capture/Compare 1 */
  393. DEFW(    CCR1 , CCR1_)
  394. #define CCR2_               TACCR2_   /* Timer A Capture/Compare 2 */
  395. DEFW(    CCR2 , CCR2_)
  397. #define TASSEL2             (0x0400)  /* unused */        /* to distinguish from USART SSELx */
  398. #define TASSEL1             (0x0200)  /* Timer A clock source select 0 */
  399. #define TASSEL0             (0x0100)  /* Timer A clock source select 1 */
  400. #define ID1                 (0x0080)  /* Timer A clock input devider 1 */
  401. #define ID0                 (0x0040)  /* Timer A clock input devider 0 */
  402. #define MC1                 (0x0020)  /* Timer A mode control 1 */
  403. #define MC0                 (0x0010)  /* Timer A mode control 0 */
  404. #define TACLR               (0x0004)  /* Timer A counter clear */
  405. #define TAIE                (0x0002)  /* Timer A counter interrupt enable */
  406. #define TAIFG               (0x0001)  /* Timer A counter interrupt flag */
  408. #define MC_0                (0*0x10)  /* Timer A mode control: 0 - Stop */
  409. #define MC_1                (1*0x10)  /* Timer A mode control: 1 - Up to CCR0 */
  410. #define MC_2                (2*0x10)  /* Timer A mode control: 2 - Continous up */
  411. #define MC_3                (3*0x10)  /* Timer A mode control: 3 - Up/Down */
  412. #define ID_0                (0*0x40)  /* Timer A input divider: 0 - /1 */
  413. #define ID_1                (1*0x40)  /* Timer A input divider: 1 - /2 */
  414. #define ID_2                (2*0x40)  /* Timer A input divider: 2 - /4 */
  415. #define ID_3                (3*0x40)  /* Timer A input divider: 3 - /8 */
  416. #define TASSEL_0            (0*0x100) /* Timer A clock source select: 0 - TACLK */
  417. #define TASSEL_1            (1*0x100) /* Timer A clock source select: 1 - ACLK  */
  418. #define TASSEL_2            (2*0x100) /* Timer A clock source select: 2 - SMCLK */
  419. #define TASSEL_3            (3*0x100) /* Timer A clock source select: 3 - INCLK */
  421. #define CM1                 (0x8000)  /* Capture mode 1 */
  422. #define CM0                 (0x4000)  /* Capture mode 0 */
  423. #define CCIS1               (0x2000)  /* Capture input select 1 */
  424. #define CCIS0               (0x1000)  /* Capture input select 0 */
  425. #define SCS                 (0x0800)  /* Capture sychronize */
  426. #define SCCI                (0x0400)  /* Latched capture signal (read) */
  427. #define CAP                 (0x0100)  /* Capture mode: 1 /Compare mode : 0 */
  428. #define OUTMOD2             (0x0080)  /* Output mode 2 */
  429. #define OUTMOD1             (0x0040)  /* Output mode 1 */
  430. #define OUTMOD0             (0x0020)  /* Output mode 0 */
  431. #define CCIE                (0x0010)  /* Capture/compare interrupt enable */
  432. #define CCI                 (0x0008)  /* Capture input signal (read) */
  433. #define OUT                 (0x0004)  /* PWM Output signal if output mode 0 */
  434. #define COV                 (0x0002)  /* Capture/compare overflow flag */
  435. #define CCIFG               (0x0001)  /* Capture/compare interrupt flag */
  437. #define OUTMOD_0            (0*0x20)  /* PWM output mode: 0 - output only */
  438. #define OUTMOD_1            (1*0x20)  /* PWM output mode: 1 - set */
  439. #define OUTMOD_2            (2*0x20)  /* PWM output mode: 2 - PWM toggle/reset */
  440. #define OUTMOD_3            (3*0x20)  /* PWM output mode: 3 - PWM set/reset */
  441. #define OUTMOD_4            (4*0x20)  /* PWM output mode: 4 - toggle */
  442. #define OUTMOD_5            (5*0x20)  /* PWM output mode: 5 - Reset */
  443. #define OUTMOD_6            (6*0x20)  /* PWM output mode: 6 - PWM toggle/set */
  444. #define OUTMOD_7            (7*0x20)  /* PWM output mode: 7 - PWM reset/set */
  445. #define CCIS_0              (0*0x1000) /* Capture input select: 0 - CCIxA */
  446. #define CCIS_1              (1*0x1000) /* Capture input select: 1 - CCIxB */
  447. #define CCIS_2              (2*0x1000) /* Capture input select: 2 - GND */
  448. #define CCIS_3              (3*0x1000) /* Capture input select: 3 - Vcc */
  449. #define CM_0                (0*0x4000) /* Capture mode: 0 - disabled */
  450. #define CM_1                (1*0x4000) /* Capture mode: 1 - pos. edge */
  451. #define CM_2                (2*0x4000) /* Capture mode: 1 - neg. edge */
  452. #define CM_3                (3*0x4000) /* Capture mode: 1 - both edges */
  454. /************************************************************
  455. * Timer B
  456. ************************************************************/
  458. #define TBIV_               (0x011E)  /* Timer B Interrupt Vector Word */
  459. READ_ONLY DEFW( TBIV           , TBIV_)
  460. #define TBCTL_              (0x0180)  /* Timer B Control */
  461. DEFW(    TBCTL             , TBCTL_)
  462. #define TBCCTL0_            (0x0182)  /* Timer B Capture/Compare Control 0 */
  463. DEFW(    TBCCTL0           , TBCCTL0_)
  464. #define TBCCTL1_            (0x0184)  /* Timer B Capture/Compare Control 1 */
  465. DEFW(    TBCCTL1           , TBCCTL1_)
  466. #define TBCCTL2_            (0x0186)  /* Timer B Capture/Compare Control 2 */
  467. DEFW(    TBCCTL2           , TBCCTL2_)
  468. #define TBR_                (0x0190)  /* Timer B */
  469. DEFW(    TBR               , TBR_)
  470. #define TBCCR0_             (0x0192)  /* Timer B Capture/Compare 0 */
  471. DEFW(    TBCCR0            , TBCCR0_)
  472. #define TBCCR1_             (0x0194)  /* Timer B Capture/Compare 1 */
  473. DEFW(    TBCCR1            , TBCCR1_)
  474. #define TBCCR2_             (0x0196)  /* Timer B Capture/Compare 2 */
  475. DEFW(    TBCCR2            , TBCCR2_)
  477. #define SHR1                (0x4000)  /* Timer B Compare latch load group 1 */
  478. #define SHR0                (0x2000)  /* Timer B Compare latch load group 0 */
  479. #define TBCLGRP1            (0x4000)  /* Timer B Compare latch load group 1 */
  480. #define TBCLGRP0            (0x2000)  /* Timer B Compare latch load group 0 */
  481. #define CNTL1               (0x1000)  /* Counter lenght 1 */
  482. #define CNTL0               (0x0800)  /* Counter lenght 0 */
  483. #define TBSSEL2             (0x0400)  /* unused */
  484. #define TBSSEL1             (0x0200)  /* Clock source 1 */
  485. #define TBSSEL0             (0x0100)  /* Clock source 0 */
  486. #define TBCLR               (0x0004)  /* Timer B counter clear */
  487. #define TBIE                (0x0002)  /* Timer B interrupt enable */
  488. #define TBIFG               (0x0001)  /* Timer B interrupt flag */
  490. #define TBSSEL_0            (0*0x0100)  /* Clock Source: TBCLK */
  491. #define TBSSEL_1            (1*0x0100)  /* Clock Source: ACLK  */
  492. #define TBSSEL_2            (2*0x0100)  /* Clock Source: SMCLK */
  493. #define TBSSEL_3            (3*0x0100)  /* Clock Source: INCLK */
  494. #define CNTL_0              (0*0x0800)  /* Counter lenght: 16 bit */
  495. #define CNTL_1              (1*0x0800)  /* Counter lenght: 12 bit */
  496. #define CNTL_2              (2*0x0800)  /* Counter lenght: 10 bit */
  497. #define CNTL_3              (3*0x0800)  /* Counter lenght:  8 bit */
  498. #define SHR_0               (0*0x2000)  /* Timer B Group: 0 - individually */
  499. #define SHR_1               (1*0x2000)  /* Timer B Group: 1 - 3 groups (1-2, 3-4, 5-6) */
  500. #define SHR_2               (2*0x2000)  /* Timer B Group: 2 - 2 groups (1-3, 4-6)*/
  501. #define SHR_3               (3*0x2000)  /* Timer B Group: 3 - 1 group (all) */
  502. #define TBCLGRP_0           (0*0x2000)  /* Timer B Group: 0 - individually */
  503. #define TBCLGRP_1           (1*0x2000)  /* Timer B Group: 1 - 3 groups (1-2, 3-4, 5-6) */
  504. #define TBCLGRP_2           (2*0x2000)  /* Timer B Group: 2 - 2 groups (1-3, 4-6)*/
  505. #define TBCLGRP_3           (3*0x2000)  /* Timer B Group: 3 - 1 group (all) */
  507. /* Additional Timer B Control Register bits are defined in Timer A */
  509. #define SLSHR1              (0x0400)  /* Compare latch load source 1 */
  510. #define SLSHR0              (0x0200)  /* Compare latch load source 0 */
  511. #define CLLD1               (0x0400)  /* Compare latch load source 1 */
  512. #define CLLD0               (0x0200)  /* Compare latch load source 0 */
  514. #define SLSHR_0             (0*0x0200)  /* Compare latch load sourec : 0 - immediate */
  515. #define SLSHR_1             (1*0x0200)  /* Compare latch load sourec : 1 - TBR counts to 0 */
  516. #define SLSHR_2             (2*0x0200)  /* Compare latch load sourec : 2 - up/down */
  517. #define SLSHR_3             (3*0x0200)  /* Compare latch load sourec : 3 - TBR counts to TBCTL0 */
  519. #define CLLD_0              (0*0x0200)  /* Compare latch load sourec : 0 - immediate */
  520. #define CLLD_1              (1*0x0200)  /* Compare latch load sourec : 1 - TBR counts to 0 */
  521. #define CLLD_2              (2*0x0200)  /* Compare latch load sourec : 2 - up/down */
  522. #define CLLD_3              (3*0x0200)  /* Compare latch load sourec : 3 - TBR counts to TBCTL0 */
  524. /************************************************************
  525. * Basic Clock Module
  526. ************************************************************/
  528. #define DCOCTL_             (0x0056)  /* DCO Clock Frequency Control */
  529. DEFC(    DCOCTL            , DCOCTL_)
  530. #define BCSCTL1_            (0x0057)  /* Basic Clock System Control 1 */
  531. DEFC(    BCSCTL1           , BCSCTL1_)
  532. #define BCSCTL2_            (0x0058)  /* Basic Clock System Control 2 */
  533. DEFC(    BCSCTL2           , BCSCTL2_)
  535. #define MOD0                (0x01)   /* Modulation Bit 0 */
  536. #define MOD1                (0x02)   /* Modulation Bit 1 */
  537. #define MOD2                (0x04)   /* Modulation Bit 2 */
  538. #define MOD3                (0x08)   /* Modulation Bit 3 */
  539. #define MOD4                (0x10)   /* Modulation Bit 4 */
  540. #define DCO0                (0x20)   /* DCO Select Bit 0 */
  541. #define DCO1                (0x40)   /* DCO Select Bit 1 */
  542. #define DCO2                (0x80)   /* DCO Select Bit 2 */
  544. #define RSEL0               (0x01)   /* Resistor Select Bit 0 */
  545. #define RSEL1               (0x02)   /* Resistor Select Bit 1 */
  546. #define RSEL2               (0x04)   /* Resistor Select Bit 2 */
  547. #define XT5V                (0x08)   /* XT5V should always be reset */
  548. #define DIVA0               (0x10)   /* ACLK Divider 0 */
  549. #define DIVA1               (0x20)   /* ACLK Divider 1 */
  550. #define XTS                 (0x40)   /* LFXTCLK 0:Low Freq. / 1: High Freq. */
  551. #define XT2OFF              (0x80)   /* Enable XT2CLK */
  553. #define DIVA_0              (0x00)   /* ACLK Divider 0: /1 */
  554. #define DIVA_1              (0x10)   /* ACLK Divider 1: /2 */
  555. #define DIVA_2              (0x20)   /* ACLK Divider 2: /4 */
  556. #define DIVA_3              (0x30)   /* ACLK Divider 3: /8 */
  558. #define DCOR                (0x01)   /* Enable External Resistor : 1 */
  559. #define DIVS0               (0x02)   /* SMCLK Divider 0 */
  560. #define DIVS1               (0x04)   /* SMCLK Divider 1 */
  561. #define SELS                (0x08)   /* SMCLK Source Select 0:DCOCLK / 1:XT2CLK/LFXTCLK */
  562. #define DIVM0               (0x10)   /* MCLK Divider 0 */
  563. #define DIVM1               (0x20)   /* MCLK Divider 1 */
  564. #define SELM0               (0x40)   /* MCLK Source Select 0 */
  565. #define SELM1               (0x80)   /* MCLK Source Select 1 */
  567. #define DIVS_0              (0x00)   /* SMCLK Divider 0: /1 */
  568. #define DIVS_1              (0x02)   /* SMCLK Divider 1: /2 */
  569. #define DIVS_2              (0x04)   /* SMCLK Divider 2: /4 */
  570. #define DIVS_3              (0x06)   /* SMCLK Divider 3: /8 */
  572. #define DIVM_0              (0x00)   /* MCLK Divider 0: /1 */
  573. #define DIVM_1              (0x10)   /* MCLK Divider 1: /2 */
  574. #define DIVM_2              (0x20)   /* MCLK Divider 2: /4 */
  575. #define DIVM_3              (0x30)   /* MCLK Divider 3: /8 */
  577. #define SELM_0              (0x00)   /* MCLK Source Select 0: DCOCLK */
  578. #define SELM_1              (0x40)   /* MCLK Source Select 1: DCOCLK */
  579. #define SELM_2              (0x80)   /* MCLK Source Select 2: XT2CLK/LFXTCLK */
  580. #define SELM_3              (0xC0)   /* MCLK Source Select 3: LFXTCLK */
  582. /*************************************************************
  583. * Flash Memory
  584. *************************************************************/
  586. #define FCTL1_              (0x0128)  /* FLASH Control 1 */
  587. DEFW(    FCTL1             , FCTL1_)
  588. #define FCTL2_              (0x012A)  /* FLASH Control 2 */
  589. DEFW(    FCTL2             , FCTL2_)
  590. #define FCTL3_              (0x012C)  /* FLASH Control 3 */
  591. DEFW(    FCTL3             , FCTL3_)
  593. #define FRKEY               (0x9600)  /* Flash key returned by read */
  594. #define FWKEY               (0xA500)  /* Flash key for write */
  595. #define FXKEY               (0x3300)  /* for use with XOR instruction */
  597. #define ERASE               (0x0002)  /* Enable bit for Flash segment erase */
  598. #define MERAS               (0x0004)  /* Enable bit for Flash mass erase */
  599. #define WRT                 (0x0040)  /* Enable bit for Flash write */
  600. #define BLKWRT              (0x0080)  /* Enable bit for Flash segment write */
  601. #define SEGWRT              (0x0080)  /* old definition */ /* Enable bit for Flash segment write */
  603. #define FN0                 (0x0001)  /* Devide Flash clock by 1 to 64 using FN0 to FN5 according to: */
  604. #define FN1                 (0x0002)  /*  32*FN5 + 16*FN4 + 8*FN3 + 4*FN2 + 2*FN1 + FN0 + 1 */
  605. #define FN2                 (0x0004)
  606. #define FN3                 (0x0008)
  607. #define FN4                 (0x0010)
  608. #define FN5                 (0x0020)
  609. #define FSSEL0              (0x0040)  /* Flash clock select 0 */        /* to distinguish from USART SSELx */
  610. #define FSSEL1              (0x0080)  /* Flash clock select 1 */
  612. #define FSSEL_0             (0x0000)  /* Flash clock select: 0 - ACLK */
  613. #define FSSEL_1             (0x0040)  /* Flash clock select: 1 - MCLK */
  614. #define FSSEL_2             (0x0080)  /* Flash clock select: 2 - SMCLK */
  615. #define FSSEL_3             (0x00C0)  /* Flash clock select: 3 - SMCLK */
  617. #define BUSY                (0x0001)  /* Flash busy: 1 */
  618. #define KEYV                (0x0002)  /* Flash Key violation flag */
  619. #define ACCVIFG             (0x0004)  /* Flash Access violation flag */
  620. #define WAIT                (0x0008)  /* Wait flag for segment write */
  621. #define LOCK                (0x0010)  /* Lock bit: 1 - Flash is locked (read only) */
  622. #define EMEX                (0x0020)  /* Flash Emergency Exit */
  624. /************************************************************
  625. * Comparator A
  626. ************************************************************/
  628. #define CACTL1_             (0x0059)  /* Comparator A Control 1 */
  629. DEFC(    CACTL1            , CACTL1_)
  630. #define CACTL2_             (0x005A)  /* Comparator A Control 2 */
  631. DEFC(    CACTL2            , CACTL2_)
  632. #define CAPD_               (0x005B)  /* Comparator A Port Disable */
  633. DEFC(    CAPD              , CAPD_)
  635. #define CAIFG               (0x01)    /* Comp. A Interrupt Flag */
  636. #define CAIE                (0x02)    /* Comp. A Interrupt Enable */
  637. #define CAIES               (0x04)    /* Comp. A Int. Edge Select: 0:rising / 1:falling */
  638. #define CAON                (0x08)    /* Comp. A enable */
  639. #define CAREF0              (0x10)    /* Comp. A Internal Reference Select 0 */
  640. #define CAREF1              (0x20)    /* Comp. A Internal Reference Select 1 */
  641. #define CARSEL              (0x40)    /* Comp. A Internal Reference Enable */
  642. #define CAEX                (0x80)    /* Comp. A Exchange Inputs */
  644. #define CAREF_0             (0x00)    /* Comp. A Int. Ref. Select 0 : Off */
  645. #define CAREF_1             (0x10)    /* Comp. A Int. Ref. Select 1 : 0.25*Vcc */
  646. #define CAREF_2             (0x20)    /* Comp. A Int. Ref. Select 2 : 0.5*Vcc */
  647. #define CAREF_3             (0x30)    /* Comp. A Int. Ref. Select 3 : Vt*/
  649. #define CAOUT               (0x01)    /* Comp. A Output */
  650. #define CAF                 (0x02)    /* Comp. A Enable Output Filter */
  651. #define P2CA0               (0x04)    /* Comp. A Connect External Signal to CA0 : 1 */
  652. #define P2CA1               (0x08)    /* Comp. A Connect External Signal to CA1 : 1 */
  653. #define CACTL24             (0x10)
  654. #define CACTL25             (0x20)
  655. #define CACTL26             (0x40)
  656. #define CACTL27             (0x80)
  658. #define CAPD0               (0x01)    /* Comp. A Disable Input Buffer of Port Register .0 */
  659. #define CAPD1               (0x02)    /* Comp. A Disable Input Buffer of Port Register .1 */
  660. #define CAPD2               (0x04)    /* Comp. A Disable Input Buffer of Port Register .2 */
  661. #define CAPD3               (0x08)    /* Comp. A Disable Input Buffer of Port Register .3 */
  662. #define CAPD4               (0x10)    /* Comp. A Disable Input Buffer of Port Register .4 */
  663. #define CAPD5               (0x20)    /* Comp. A Disable Input Buffer of Port Register .5 */
  664. #define CAPD6               (0x40)    /* Comp. A Disable Input Buffer of Port Register .6 */
  665. #define CAPD7               (0x80)    /* Comp. A Disable Input Buffer of Port Register .7 */
  667. /************************************************************
  668. * ADC12
  669. ************************************************************/
  671. #define ADC12CTL0_          (0x01A0)  /* ADC12 Control 0 */
  672. DEFW(    ADC12CTL0         , ADC12CTL0_)
  673. #define ADC12CTL1_          (0x01A2)  /* ADC12 Control 1 */
  674. DEFW(    ADC12CTL1         , ADC12CTL1_)
  675. #define ADC12IFG_           (0x01A4)  /* ADC12 Interrupt Flag */
  676. DEFW(    ADC12IFG          , ADC12IFG_)
  677. #define ADC12IE_            (0x01A6)  /* ADC12 Interrupt Enable */
  678. DEFW(    ADC12IE           , ADC12IE_)
  679. #define ADC12IV_            (0x01A8)  /* ADC12 Interrupt Vector Word */
  680. DEFW(    ADC12IV           , ADC12IV_)
  682. #define ADC12MEM_           (0x0140)  /* ADC12 Conversion Memory */
  683. #ifndef __IAR_SYSTEMS_ICC
  684. #define ADC12MEM            (ADC12MEM_) /* ADC12 Conversion Memory (for assembler) */
  685. #else
  686. #define ADC12MEM            ((int*) ADC12MEM_) /* ADC12 Conversion Memory (for C) */
  687. #endif
  688. #define ADC12MEM0_          (ADC12MEM_) /* ADC12 Conversion Memory 0 */
  689. DEFW(    ADC12MEM0         , ADC12MEM0_)
  690. #define ADC12MEM1_          (0x0142)  /* ADC12 Conversion Memory 1 */
  691. DEFW(    ADC12MEM1         , ADC12MEM1_)
  692. #define ADC12MEM2_          (0x0144)  /* ADC12 Conversion Memory 2 */
  693. DEFW(    ADC12MEM2         , ADC12MEM2_)
  694. #define ADC12MEM3_          (0x0146)  /* ADC12 Conversion Memory 3 */
  695. DEFW(    ADC12MEM3         , ADC12MEM3_)
  696. #define ADC12MEM4_          (0x0148)  /* ADC12 Conversion Memory 4 */
  697. DEFW(    ADC12MEM4         , ADC12MEM4_)
  698. #define ADC12MEM5_          (0x014A)  /* ADC12 Conversion Memory 5 */
  699. DEFW(    ADC12MEM5         , ADC12MEM5_)
  700. #define ADC12MEM6_          (0x014C)  /* ADC12 Conversion Memory 6 */
  701. DEFW(    ADC12MEM6         , ADC12MEM6_)
  702. #define ADC12MEM7_          (0x014E)  /* ADC12 Conversion Memory 7 */
  703. DEFW(    ADC12MEM7         , ADC12MEM7_)
  704. #define ADC12MEM8_          (0x0150)  /* ADC12 Conversion Memory 8 */
  705. DEFW(    ADC12MEM8         , ADC12MEM8_)
  706. #define ADC12MEM9_          (0x0152)  /* ADC12 Conversion Memory 9 */
  707. DEFW(    ADC12MEM9         , ADC12MEM9_)
  708. #define ADC12MEM10_         (0x0154)  /* ADC12 Conversion Memory 10 */
  709. DEFW(    ADC12MEM10        , ADC12MEM10_)
  710. #define ADC12MEM11_         (0x0156)  /* ADC12 Conversion Memory 11 */
  711. DEFW(    ADC12MEM11        , ADC12MEM11_)
  712. #define ADC12MEM12_         (0x0158)  /* ADC12 Conversion Memory 12 */
  713. DEFW(    ADC12MEM12        , ADC12MEM12_)
  714. #define ADC12MEM13_         (0x015A)  /* ADC12 Conversion Memory 13 */
  715. DEFW(    ADC12MEM13        , ADC12MEM13_)
  716. #define ADC12MEM14_         (0x015C)  /* ADC12 Conversion Memory 14 */
  717. DEFW(    ADC12MEM14        , ADC12MEM14_)
  718. #define ADC12MEM15_         (0x015E)  /* ADC12 Conversion Memory 15 */
  719. DEFW(    ADC12MEM15        , ADC12MEM15_)
  721. #define ADC12MCTL_          (0x0080)  /* ADC12 Memory Control */
  722. #ifndef __IAR_SYSTEMS_ICC
  723. #define ADC12MCTL           (ADC12MCTL_) /* ADC12 Memory Control (for assembler) */
  724. #else
  725. #define ADC12MCTL           ((char*) ADC12MCTL_) /* ADC12 Memory Control (for C) */
  726. #endif
  727. #define ADC12MCTL0_         (ADC12MCTL_) /* ADC12 Memory Control 0 */
  728. DEFC(    ADC12MCTL0        , ADC12MCTL0_)
  729. #define ADC12MCTL1_         (0x0081)  /* ADC12 Memory Control 1 */
  730. DEFC(    ADC12MCTL1        , ADC12MCTL1_)
  731. #define ADC12MCTL2_         (0x0082)  /* ADC12 Memory Control 2 */
  732. DEFC(    ADC12MCTL2        , ADC12MCTL2_)
  733. #define ADC12MCTL3_         (0x0083)  /* ADC12 Memory Control 3 */
  734. DEFC(    ADC12MCTL3        , ADC12MCTL3_)
  735. #define ADC12MCTL4_         (0x0084)  /* ADC12 Memory Control 4 */
  736. DEFC(    ADC12MCTL4        , ADC12MCTL4_)
  737. #define ADC12MCTL5_         (0x0085)  /* ADC12 Memory Control 5 */
  738. DEFC(    ADC12MCTL5        , ADC12MCTL5_)
  739. #define ADC12MCTL6_         (0x0086)  /* ADC12 Memory Control 6 */
  740. DEFC(    ADC12MCTL6        , ADC12MCTL6_)
  741. #define ADC12MCTL7_         (0x0087)  /* ADC12 Memory Control 7 */
  742. DEFC(    ADC12MCTL7        , ADC12MCTL7_)
  743. #define ADC12MCTL8_         (0x0088)  /* ADC12 Memory Control 8 */
  744. DEFC(    ADC12MCTL8        , ADC12MCTL8_)
  745. #define ADC12MCTL9_         (0x0089)  /* ADC12 Memory Control 9 */
  746. DEFC(    ADC12MCTL9        , ADC12MCTL9_)
  747. #define ADC12MCTL10_        (0x008A)  /* ADC12 Memory Control 10 */
  748. DEFC(    ADC12MCTL10       , ADC12MCTL10_)
  749. #define ADC12MCTL11_        (0x008B)  /* ADC12 Memory Control 11 */
  750. DEFC(    ADC12MCTL11       , ADC12MCTL11_)
  751. #define ADC12MCTL12_        (0x008C)  /* ADC12 Memory Control 12 */
  752. DEFC(    ADC12MCTL12       , ADC12MCTL12_)
  753. #define ADC12MCTL13_        (0x008D)  /* ADC12 Memory Control 13 */
  754. DEFC(    ADC12MCTL13       , ADC12MCTL13_)
  755. #define ADC12MCTL14_        (0x008E)  /* ADC12 Memory Control 14 */
  756. DEFC(    ADC12MCTL14       , ADC12MCTL14_)
  757. #define ADC12MCTL15_        (0x008F)  /* ADC12 Memory Control 15 */
  758. DEFC(    ADC12MCTL15       , ADC12MCTL15_)
  760. #define ADC12SC             (0x001) /* ADC12CTL0 */
  761. #define ENC                 (0x002)
  762. #define ADC12TOVIE          (0x004)
  763. #define ADC12OVIE           (0x008)
  764. #define ADC12ON             (0x010)
  765. #define REFON               (0x020)
  766. #define REF2_5V             (0x040)
  767. #define MSH                 (0x080)
  768. #define MSC                 (0x080)
  770. #define SHT0_0               (0*0x100)
  771. #define SHT0_1               (1*0x100)
  772. #define SHT0_2               (2*0x100)
  773. #define SHT0_3               (3*0x100)
  774. #define SHT0_4               (4*0x100)
  775. #define SHT0_5               (5*0x100)
  776. #define SHT0_6               (6*0x100)
  777. #define SHT0_7               (7*0x100)
  778. #define SHT0_8               (8*0x100)
  779. #define SHT0_9               (9*0x100)
  780. #define SHT0_10             (10*0x100)
  781. #define SHT0_11             (11*0x100)
  782. #define SHT0_12             (12*0x100)
  783. #define SHT0_13             (13*0x100)
  784. #define SHT0_14             (14*0x100)
  785. #define SHT0_15             (15*0x100)
  787. #define SHT1_0               (0*0x1000)
  788. #define SHT1_1               (1*0x1000)
  789. #define SHT1_2               (2*0x1000)
  790. #define SHT1_3               (3*0x1000)
  791. #define SHT1_4               (4*0x1000)
  792. #define SHT1_5               (5*0x1000)
  793. #define SHT1_6               (6*0x1000)
  794. #define SHT1_7               (7*0x1000)
  795. #define SHT1_8               (8*0x1000)
  796. #define SHT1_9               (9*0x1000)
  797. #define SHT1_10             (10*0x1000)
  798. #define SHT1_11             (11*0x1000)
  799. #define SHT1_12             (12*0x1000)
  800. #define SHT1_13             (13*0x1000)
  801. #define SHT1_14             (14*0x1000)
  802. #define SHT1_15             (15*0x1000)
  804. #define ADC12BUSY           (0x0001) /* ADC12CTL1 */
  805. #define CONSEQ_0             (0*2)
  806. #define CONSEQ_1             (1*2)
  807. #define CONSEQ_2             (2*2)
  808. #define CONSEQ_3             (3*2)
  809. #define ADC12SSEL_0          (0*8)
  810. #define ADC12SSEL_1          (1*8)
  811. #define ADC12SSEL_2          (2*8)
  812. #define ADC12SSEL_3          (3*8)
  813. #define ADC12DIV_0           (0*0x20)
  814. #define ADC12DIV_1           (1*0x20)
  815. #define ADC12DIV_2           (2*0x20)
  816. #define ADC12DIV_3           (3*0x20)
  817. #define ADC12DIV_4           (4*0x20)
  818. #define ADC12DIV_5           (5*0x20)
  819. #define ADC12DIV_6           (6*0x20)
  820. #define ADC12DIV_7           (7*0x20)
  821. #define ISSH                (0x0100)
  822. #define SHP                 (0x0200)
  823. #define SHS_0                (0*0x400)
  824. #define SHS_1                (1*0x400)
  825. #define SHS_2                (2*0x400)
  826. #define SHS_3                (3*0x400)
  828. #define CSTARTADD_0          (0*0x1000)
  829. #define CSTARTADD_1          (1*0x1000)
  830. #define CSTARTADD_2          (2*0x1000)
  831. #define CSTARTADD_3          (3*0x1000)
  832. #define CSTARTADD_4          (4*0x1000)
  833. #define CSTARTADD_5          (5*0x1000)
  834. #define CSTARTADD_6          (6*0x1000)
  835. #define CSTARTADD_7          (7*0x1000)
  836. #define CSTARTADD_8          (8*0x1000)
  837. #define CSTARTADD_9          (9*0x1000)
  838. #define CSTARTADD_10        (10*0x1000)
  839. #define CSTARTADD_11        (11*0x1000)
  840. #define CSTARTADD_12        (12*0x1000)
  841. #define CSTARTADD_13        (13*0x1000)
  842. #define CSTARTADD_14        (14*0x1000)
  843. #define CSTARTADD_15        (15*0x1000)
  845. #define INCH_0               (0) /* ADC12MCTLx */
  846. #define INCH_1               (1)
  847. #define INCH_2               (2)
  848. #define INCH_3               (3)
  849. #define INCH_4               (4)
  850. #define INCH_5               (5)
  851. #define INCH_6               (6)
  852. #define INCH_7               (7)
  853. #define INCH_8               (8)
  854. #define INCH_9               (9)
  855. #define INCH_10             (10)
  856. #define INCH_11             (11)
  857. #define INCH_12             (12)
  858. #define INCH_13             (13)
  859. #define INCH_14             (14)
  860. #define INCH_15             (15)
  862. #define SREF_0               (0*0x10)
  863. #define SREF_1               (1*0x10)
  864. #define SREF_2               (2*0x10)
  865. #define SREF_3               (3*0x10)
  866. #define SREF_4               (4*0x10)
  867. #define SREF_5               (5*0x10)
  868. #define SREF_6               (6*0x10)
  869. #define SREF_7               (7*0x10)
  870. #define EOS                 (0x80)
  872. /************************************************************
  873. * Interrupt Vectors (offset from 0xFFE0)
  874. ************************************************************/
  876. #define PORT2_VECTOR        (1 * 2)  /* 0xFFE2 Port 2 */
  877. #define PORT1_VECTOR        (4 * 2)  /* 0xFFE8 Port 1 */
  878. #define TIMERA1_VECTOR      (5 * 2)  /* 0xFFEA Timer A CC1-2, TA */
  879. #define TIMERA0_VECTOR      (6 * 2)  /* 0xFFEC Timer A CC0 */
  880. #define ADC_VECTOR          (7 * 2)  /* 0xFFEE ADC */
  881. #define USART0TX_VECTOR     (8 * 2)  /* 0xFFF0 USART 0 Transmit */
  882. #define USART0RX_VECTOR     (9 * 2)  /* 0xFFF2 USART 0 Receive */
  883. #define WDT_VECTOR          (10 * 2) /* 0xFFF4 Watchdog Timer */
  884. #define COMPARATORA_VECTOR  (11 * 2) /* 0xFFF6 Comparator A */
  885. #define TIMERB1_VECTOR      (12 * 2) /* 0xFFF8 Timer B 1-2 */
  886. #define TIMERB0_VECTOR      (13 * 2) /* 0xFFFA Timer B 0 */
  887. #define NMI_VECTOR          (14 * 2) /* 0xFFFC Non-maskable */
  888. #define RESET_VECTOR        (15 * 2) /* 0xFFFE Reset [Highest Priority] */
  890. #define UART0TX_VECTOR      USART0TX_VECTOR
  891. #define UART0RX_VECTOR      USART0RX_VECTOR
  893. /************************************************************
  894. * End of Module
  895. ************************************************************/
  897. #pragma language=default
  899. #endif /* #ifndef __msp430x13x */