开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 磁盘/存储 > SCSI/ASPI > 查看源码
prev_cmp_cpu.map.qmsg
资源名称：115157712RISC8.rar　[点击查看]
上传用户：bltddc
上传日期：2020-07-09
资源大小：4428k
文件大小：19k
源码类别：

SCSI/ASPI

开发平台：

VHDL

prev_cmp_cpu.map.qmsg：源码内容
  1. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0 -1}
  2. { "Info" "IQEXE_START_BANNER_PRODUCT" "Analysis & Synthesis Quartus II " "Info: Running Quartus II Analysis & Synthesis" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 9.0 Build 132 02/25/2009 SJ Full Version " "Info: Version 9.0 Build 132 02/25/2009 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0 -1} { "Info" "IQEXE_START_BANNER_TIME" "Mon Mar 08 21:52:09 2010 " "Info: Processing started: Mon Mar 08 21:52:09 2010" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0 -1}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0 -1}
  3. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_map --read_settings_files=on --write_settings_files=off cpu -c cpu " "Info: Command: quartus_map --read_settings_files=on --write_settings_files=off cpu -c cpu" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0 -1}
  4. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "cpu.v 1 1 " "Info: Found 1 design units, including 1 entities, in source file cpu.v" { { "Info" "ISGN_ENTITY_NAME" "1 cpu " "Info: Found entity 1: cpu" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 1 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 -1}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 -1}
  5. { "Info" "ISGN_START_ELABORATION_TOP" "cpu " "Info: Elaborating entity "cpu" for the top level hierarchy" {  } {  } 0 0 "Elaborating entity "%1!s!" for the top level hierarchy" 0 0 "" 0 -1}
  6. { "Warning" "WVRFX_L2_HDL_OBJECT_ASSIGNED_NOT_READ" "trisa cpu.v(128) " "Warning (10036): Verilog HDL or VHDL warning at cpu.v(128): object "trisa" assigned a value but never read" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 128 0 0 } }  } 0 10036 "Verilog HDL or VHDL warning at %2!s!: object "%1!s!" assigned a value but never read" 0 0 "" 0 -1}
  7. { "Warning" "WVRFX_L2_HDL_OBJECT_ASSIGNED_NOT_READ" "trisb cpu.v(129) " "Warning (10036): Verilog HDL or VHDL warning at cpu.v(129): object "trisb" assigned a value but never read" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 129 0 0 } }  } 0 10036 "Verilog HDL or VHDL warning at %2!s!: object "%1!s!" assigned a value but never read" 0 0 "" 0 -1}
  8. { "Warning" "WVRFX_L2_HDL_OBJECT_ASSIGNED_NOT_READ" "trisc cpu.v(130) " "Warning (10036): Verilog HDL or VHDL warning at cpu.v(130): object "trisc" assigned a value but never read" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 130 0 0 } }  } 0 10036 "Verilog HDL or VHDL warning at %2!s!: object "%1!s!" assigned a value but never read" 0 0 "" 0 -1}
  9. { "Warning" "WVRFX_L2_HDL_OBJECT_ASSIGNED_NOT_READ" "d cpu.v(145) " "Warning (10036): Verilog HDL or VHDL warning at cpu.v(145): object "d" assigned a value but never read" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 145 0 0 } }  } 0 10036 "Verilog HDL or VHDL warning at %2!s!: object "%1!s!" assigned a value but never read" 0 0 "" 0 -1}
  10. { "Warning" "WVRFX_L2_VERI_IGNORED_FULL_CASE" "cpu.v(363) " "Warning (10766): Verilog HDL Synthesis Attribute warning at cpu.v(363): ignoring full_case attribute on case statement with explicit default case item" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 363 0 0 } }  } 0 10766 "Verilog HDL Synthesis Attribute warning at %1!s!: ignoring full_case attribute on case statement with explicit default case item" 0 0 "" 0 -1}
  11. { "Warning" "WVRFX_L2_VERI_EXPRESSION_TRUNCATED_TO_FIT" "32 8 cpu.v(621) " "Warning (10230): Verilog HDL assignment warning at cpu.v(621): truncated value with size 32 to match size of target (8)" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 621 0 0 } }  } 0 10230 "Verilog HDL assignment warning at %3!s!: truncated value with size %1!d! to match size of target (%2!d!)" 0 0 "" 0 -1}
  12. { "Warning" "WVRFX_L2_VERI_EXPRESSION_TRUNCATED_TO_FIT" "32 8 cpu.v(622) " "Warning (10230): Verilog HDL assignment warning at cpu.v(622): truncated value with size 32 to match size of target (8)" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 622 0 0 } }  } 0 10230 "Verilog HDL assignment warning at %3!s!: truncated value with size %1!d! to match size of target (%2!d!)" 0 0 "" 0 -1}
  13. { "Warning" "WVRFX_L2_VERI_EXPRESSION_TRUNCATED_TO_FIT" "32 8 cpu.v(623) " "Warning (10230): Verilog HDL assignment warning at cpu.v(623): truncated value with size 32 to match size of target (8)" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 623 0 0 } }  } 0 10230 "Verilog HDL assignment warning at %3!s!: truncated value with size %1!d! to match size of target (%2!d!)" 0 0 "" 0 -1}
  14. { "Warning" "WVRFX_L2_VERI_EXPRESSION_TRUNCATED_TO_FIT" "32 8 cpu.v(624) " "Warning (10230): Verilog HDL assignment warning at cpu.v(624): truncated value with size 32 to match size of target (8)" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 624 0 0 } }  } 0 10230 "Verilog HDL assignment warning at %3!s!: truncated value with size %1!d! to match size of target (%2!d!)" 0 0 "" 0 -1}
  15. { "Warning" "WVRFX_L2_VERI_EXPRESSION_TRUNCATED_TO_FIT" "32 8 cpu.v(625) " "Warning (10230): Verilog HDL assignment warning at cpu.v(625): truncated value with size 32 to match size of target (8)" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 625 0 0 } }  } 0 10230 "Verilog HDL assignment warning at %3!s!: truncated value with size %1!d! to match size of target (%2!d!)" 0 0 "" 0 -1}
  16. { "Warning" "WVRFX_L2_VERI_EXPRESSION_TRUNCATED_TO_FIT" "32 8 cpu.v(626) " "Warning (10230): Verilog HDL assignment warning at cpu.v(626): truncated value with size 32 to match size of target (8)" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 626 0 0 } }  } 0 10230 "Verilog HDL assignment warning at %3!s!: truncated value with size %1!d! to match size of target (%2!d!)" 0 0 "" 0 -1}
  17. { "Warning" "WVRFX_L2_VERI_EXPRESSION_TRUNCATED_TO_FIT" "32 8 cpu.v(627) " "Warning (10230): Verilog HDL assignment warning at cpu.v(627): truncated value with size 32 to match size of target (8)" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 627 0 0 } }  } 0 10230 "Verilog HDL assignment warning at %3!s!: truncated value with size %1!d! to match size of target (%2!d!)" 0 0 "" 0 -1}
  18. { "Warning" "WVRFX_L2_VERI_EXPRESSION_TRUNCATED_TO_FIT" "32 8 cpu.v(628) " "Warning (10230): Verilog HDL assignment warning at cpu.v(628): truncated value with size 32 to match size of target (8)" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 628 0 0 } }  } 0 10230 "Verilog HDL assignment warning at %3!s!: truncated value with size %1!d! to match size of target (%2!d!)" 0 0 "" 0 -1}
  19. { "Warning" "WVRFX_L2_VERI_EXPRESSION_TRUNCATED_TO_FIT" "32 8 cpu.v(629) " "Warning (10230): Verilog HDL assignment warning at cpu.v(629): truncated value with size 32 to match size of target (8)" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 629 0 0 } }  } 0 10230 "Verilog HDL assignment warning at %3!s!: truncated value with size %1!d! to match size of target (%2!d!)" 0 0 "" 0 -1}
  20. { "Warning" "WVRFX_L2_VERI_EXPRESSION_TRUNCATED_TO_FIT" "32 8 cpu.v(643) " "Warning (10230): Verilog HDL assignment warning at cpu.v(643): truncated value with size 32 to match size of target (8)" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 643 0 0 } }  } 0 10230 "Verilog HDL assignment warning at %3!s!: truncated value with size %1!d! to match size of target (%2!d!)" 0 0 "" 0 -1}
  21. { "Warning" "WVRFX_L2_VERI_EXPRESSION_TRUNCATED_TO_FIT" "32 11 cpu.v(827) " "Warning (10230): Verilog HDL assignment warning at cpu.v(827): truncated value with size 32 to match size of target (11)" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 827 0 0 } }  } 0 10230 "Verilog HDL assignment warning at %3!s!: truncated value with size %1!d! to match size of target (%2!d!)" 0 0 "" 0 -1}
  22. { "Warning" "WVRFX_VERI_IGNORED_SYSTEM_TASK" "cpu.v(857) " "Warning (10175): Verilog HDL warning at cpu.v(857): ignoring unsupported system task" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 857 0 0 } }  } 0 10175 "Verilog HDL warning at %1!s!: ignoring unsupported system task" 0 0 "" 0 -1}
  23. { "Warning" "WVRFX_VERI_IGNORED_SYSTEM_TASK" "cpu.v(861) " "Warning (10175): Verilog HDL warning at cpu.v(861): ignoring unsupported system task" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 861 0 0 } }  } 0 10175 "Verilog HDL warning at %1!s!: ignoring unsupported system task" 0 0 "" 0 -1}
  24. { "Warning" "WSGN_SEARCH_FILE" "regs.v 1 1 " "Warning: Using design file regs.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project" { { "Info" "ISGN_ENTITY_NAME" "1 regs " "Info: Found entity 1: regs" {  } { { "regs.v" "" { Text "F:/altera/90/quartus/115157712RISC8/regs.v" 73 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 -1}  } {  } 0 0 "Using design file %1!s!, which is not specified as a design file for the current project, but contains definitions for %2!llu! design units and %3!llu! entities in project" 0 0 "" 0 -1}
  25. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "regs regs:regs " "Info: Elaborating entity "regs" for hierarchy "regs:regs"" {  } { { "cpu.v" "regs" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 250 0 0 } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 -1}
  26. { "Warning" "WSGN_SEARCH_FILE" "dram.v 1 1 " "Warning: Using design file dram.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project" { { "Info" "ISGN_ENTITY_NAME" "1 dram " "Info: Found entity 1: dram" {  } { { "dram.v" "" { Text "F:/altera/90/quartus/115157712RISC8/dram.v" 16 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 -1}  } {  } 0 0 "Using design file %1!s!, which is not specified as a design file for the current project, but contains definitions for %2!llu! design units and %3!llu! entities in project" 0 0 "" 0 -1}
  27. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "dram regs:regs|dram:dram " "Info: Elaborating entity "dram" for hierarchy "regs:regs|dram:dram"" {  } { { "regs.v" "dram" { Text "F:/altera/90/quartus/115157712RISC8/regs.v" 99 0 0 } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 -1}
  28. { "Warning" "WSGN_SEARCH_FILE" "alu.v 1 1 " "Warning: Using design file alu.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project" { { "Info" "ISGN_ENTITY_NAME" "1 alu " "Info: Found entity 1: alu" {  } { { "alu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/alu.v" 1 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 -1}  } {  } 0 0 "Using design file %1!s!, which is not specified as a design file for the current project, but contains definitions for %2!llu! design units and %3!llu! entities in project" 0 0 "" 0 -1}
  29. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "alu alu:alu " "Info: Elaborating entity "alu" for hierarchy "alu:alu"" {  } { { "cpu.v" "alu" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 262 0 0 } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 -1}
  30. { "Warning" "WSGN_SEARCH_FILE" "idec.v 1 1 " "Warning: Using design file idec.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project" { { "Info" "ISGN_ENTITY_NAME" "1 idec " "Info: Found entity 1: idec" {  } { { "idec.v" "" { Text "F:/altera/90/quartus/115157712RISC8/idec.v" 20 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 -1}  } {  } 0 0 "Using design file %1!s!, which is not specified as a design file for the current project, but contains definitions for %2!llu! design units and %3!llu! entities in project" 0 0 "" 0 -1}
  31. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "idec idec:idec " "Info: Elaborating entity "idec" for hierarchy "idec:idec"" {  } { { "cpu.v" "idec" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 291 0 0 } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 -1}
  32. { "Info" "IOPT_UNINFERRED_RAM_SUMMARY" "1 " "Info: Found 1 instances of uninferred RAM logic" { { "Info" "IOPT_READ_LOGIC_IS_ASYNCHRONOUS" "regs:regs|dram:dram|mem " "Info: RAM logic "regs:regs|dram:dram|mem" is uninferred due to asynchronous read logic" {  } { { "dram.v" "mem" { Text "F:/altera/90/quartus/115157712RISC8/dram.v" 65 -1 0 } }  } 0 0 "RAM logic "%1!s!" is uninferred due to asynchronous read logic" 0 0 "" 0 -1}  } {  } 0 0 "Found %1!d! instances of uninferred RAM logic" 0 0 "" 0 -1}
  33. { "Info" "ISCL_SCL_LOST_FANOUT_MSG_HDR" "16 16 " "Info: 16 registers lost all their fanouts during netlist optimizations. The first 16 are displayed below." { { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~544 " "Info: Register "regs:regs|dram:dram|mem~544" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~552 " "Info: Register "regs:regs|dram:dram|mem~552" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~545 " "Info: Register "regs:regs|dram:dram|mem~545" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~553 " "Info: Register "regs:regs|dram:dram|mem~553" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~548 " "Info: Register "regs:regs|dram:dram|mem~548" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~556 " "Info: Register "regs:regs|dram:dram|mem~556" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~546 " "Info: Register "regs:regs|dram:dram|mem~546" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~554 " "Info: Register "regs:regs|dram:dram|mem~554" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~549 " "Info: Register "regs:regs|dram:dram|mem~549" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~557 " "Info: Register "regs:regs|dram:dram|mem~557" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~547 " "Info: Register "regs:regs|dram:dram|mem~547" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~555 " "Info: Register "regs:regs|dram:dram|mem~555" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~550 " "Info: Register "regs:regs|dram:dram|mem~550" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~558 " "Info: Register "regs:regs|dram:dram|mem~558" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~551 " "Info: Register "regs:regs|dram:dram|mem~551" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1} { "Info" "ISCL_SCL_LOST_FANOUT_MSG_SUB" "regs:regs|dram:dram|mem~559 " "Info: Register "regs:regs|dram:dram|mem~559" lost all its fanouts during netlist optimizations." {  } {  } 0 0 "Register "%1!s!" lost all its fanouts during netlist optimizations." 0 0 "" 0 -1}  } {  } 0 0 "%1!d! registers lost all their fanouts during netlist optimizations. The first %2!d! are displayed below." 0 0 "" 0 -1}
  34. { "Info" "ICUT_CUT_TM_SUMMARY" "1322 " "Info: Implemented 1322 device resources after synthesis - the final resource count might be different" { { "Info" "ICUT_CUT_TM_IPINS" "30 " "Info: Implemented 30 input pins" {  } {  } 0 0 "Implemented %1!d! input pins" 0 0 "" 0 -1} { "Info" "ICUT_CUT_TM_OPINS" "83 " "Info: Implemented 83 output pins" {  } {  } 0 0 "Implemented %1!d! output pins" 0 0 "" 0 -1} { "Info" "ICUT_CUT_TM_LCELLS" "1209 " "Info: Implemented 1209 logic cells" {  } {  } 0 0 "Implemented %1!d! logic cells" 0 0 "" 0 -1}  } {  } 0 0 "Implemented %1!d! device resources after synthesis - the final resource count might be different" 0 0 "" 0 -1}
  35. { "Info" "IQEXE_ERROR_COUNT" "Analysis & Synthesis 0 s 22 s Quartus II " "Info: Quartus II Analysis & Synthesis was successful. 0 errors, 22 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "175 " "Info: Peak virtual memory: 175 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 -1} { "Info" "IQEXE_END_BANNER_TIME" "Mon Mar 08 21:52:14 2010 " "Info: Processing ended: Mon Mar 08 21:52:14 2010" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 -1} { "Info" "IQEXE_ELAPSED_TIME" "00:00:05 " "Info: Elapsed time: 00:00:05" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 -1} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:05 " "Info: Total CPU time (on all processors): 00:00:05" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 -1}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 -1}