开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 磁盘/存储 > SCSI/ASPI > 查看源码
cpu.fit.qmsg
资源名称：115157712RISC8.rar　[点击查看]
上传用户：bltddc
上传日期：2020-07-09
资源大小：4428k
文件大小：139k
源码类别：

SCSI/ASPI

开发平台：

VHDL

cpu.fit.qmsg：源码内容
  1. { "Info" "IFSAC_FSAC_IO_STATS_BEFORE_AFTER_PLACEMENT" "before " "Info: I/O bank details before I/O pin placement" { { "Info" "IFSAC_FSAC_IO_BANK_PIN_GROUP_STATISTICS" "I/O banks " "Info: Statistics of I/O banks" { { "Info" "IFSAC_FSAC_SINGLE_IO_BANK_STATISTICS" "1 does not use undetermined 1 39 " "Info: I/O bank number 1 does not use VREF pins and has undetermined VCCIO pins. 1 total pin(s) used --  39 pins available" {  } {  } 0 0 "I/O bank number %1!s! %2!s! VREF pins and has %3!s! VCCIO pins. %4!d! total pin(s) used --  %5!d! pins available" 0 0 "" 0 -1} { "Info" "IFSAC_FSAC_SINGLE_IO_BANK_STATISTICS" "2 does not use undetermined 0 44 " "Info: I/O bank number 2 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used --  44 pins available" {  } {  } 0 0 "I/O bank number %1!s! %2!s! VREF pins and has %3!s! VCCIO pins. %4!d! total pin(s) used --  %5!d! pins available" 0 0 "" 0 -1} { "Info" "IFSAC_FSAC_SINGLE_IO_BANK_STATISTICS" "3 does not use undetermined 1 49 " "Info: I/O bank number 3 does not use VREF pins and has undetermined VCCIO pins. 1 total pin(s) used --  49 pins available" {  } {  } 0 0 "I/O bank number %1!s! %2!s! VREF pins and has %3!s! VCCIO pins. %4!d! total pin(s) used --  %5!d! pins available" 0 0 "" 0 -1} { "Info" "IFSAC_FSAC_SINGLE_IO_BANK_STATISTICS" "4 does not use undetermined 0 35 " "Info: I/O bank number 4 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used --  35 pins available" {  } {  } 0 0 "I/O bank number %1!s! %2!s! VREF pins and has %3!s! VCCIO pins. %4!d! total pin(s) used --  %5!d! pins available" 0 0 "" 0 -1} { "Info" "IFSAC_FSAC_SINGLE_IO_BANK_STATISTICS" "5 does not use undetermined 0 44 " "Info: I/O bank number 5 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used --  44 pins available" {  } {  } 0 0 "I/O bank number %1!s! %2!s! VREF pins and has %3!s! VCCIO pins. %4!d! total pin(s) used --  %5!d! pins available" 0 0 "" 0 -1} { "Info" "IFSAC_FSAC_SINGLE_IO_BANK_STATISTICS" "6 does not use undetermined 0 40 " "Info: I/O bank number 6 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used --  40 pins available" {  } {  } 0 0 "I/O bank number %1!s! %2!s! VREF pins and has %3!s! VCCIO pins. %4!d! total pin(s) used --  %5!d! pins available" 0 0 "" 0 -1} { "Info" "IFSAC_FSAC_SINGLE_IO_BANK_STATISTICS" "7 does not use undetermined 0 34 " "Info: I/O bank number 7 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used --  34 pins available" {  } {  } 0 0 "I/O bank number %1!s! %2!s! VREF pins and has %3!s! VCCIO pins. %4!d! total pin(s) used --  %5!d! pins available" 0 0 "" 0 -1} { "Info" "IFSAC_FSAC_SINGLE_IO_BANK_STATISTICS" "8 does not use undetermined 0 43 " "Info: I/O bank number 8 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used --  43 pins available" {  } {  } 0 0 "I/O bank number %1!s! %2!s! VREF pins and has %3!s! VCCIO pins. %4!d! total pin(s) used --  %5!d! pins available" 0 0 "" 0 -1} { "Info" "IFSAC_FSAC_SINGLE_IO_BANK_STATISTICS" "9 does not use undetermined 0 6 " "Info: I/O bank number 9 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used --  6 pins available" {  } {  } 0 0 "I/O bank number %1!s! %2!s! VREF pins and has %3!s! VCCIO pins. %4!d! total pin(s) used --  %5!d! pins available" 0 0 "" 0 -1} { "Info" "IFSAC_FSAC_SINGLE_IO_BANK_STATISTICS" "10 does not use undetermined 0 6 " "Info: I/O bank number 10 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used --  6 pins available" {  } {  } 0 0 "I/O bank number %1!s! %2!s! VREF pins and has %3!s! VCCIO pins. %4!d! total pin(s) used --  %5!d! pins available" 0 0 "" 0 -1}  } {  } 0 0 "Statistics of %1!s!" 0 0 "" 0 -1}  } {  } 0 0 "I/O bank details %1!s! I/O pin placement" 0 0 "" 0 -1}
  2. { "Info" "IFITCC_FITTER_PREPARATION_END" "00:00:01 " "Info: Fitter preparation operations ending: elapsed time is 00:00:01" {  } {  } 0 0 "Fitter preparation operations ending: elapsed time is %1!s!" 0 0 "" 0 -1}
  3. { "Info" "IFITAPI_FITAPI_VPR_FITTER_PLACEMENT_PREP_START" "" "Info: Fitter placement preparation operations beginning" {  } {  } 0 0 "Fitter placement preparation operations beginning" 0 0 "" 0 -1}
  4. { "Info" "IFITAPI_FITAPI_VPR_FITTER_PLACEMENT_PREP_END" "00:00:00 " "Info: Fitter placement preparation operations ending: elapsed time is 00:00:00" {  } {  } 0 0 "Fitter placement preparation operations ending: elapsed time is %1!s!" 0 0 "" 0 -1}
  5. { "Info" "IFITAPI_FITAPI_VPR_FITTER_PLACEMENT_START" "" "Info: Fitter placement operations beginning" {  } {  } 0 0 "Fitter placement operations beginning" 0 0 "" 0 -1}
  6. { "Info" "IFITAPI_FITAPI_INFO_VPR_PLACEMENT_FINISH" "" "Info: Fitter placement was successful" {  } {  } 0 0 "Fitter placement was successful" 0 0 "" 0 -1}
  7. { "Info" "IFITAPI_FITAPI_VPR_FITTER_PLACEMENT_END" "00:00:01 " "Info: Fitter placement operations ending: elapsed time is 00:00:01" {  } {  } 0 0 "Fitter placement operations ending: elapsed time is %1!s!" 0 0 "" 0 -1}
  8. { "Info" "ITDB_FULL_SLACK_TPD_RESULT" "register fsr[1] register inst[0] -9.055 ns " "Info: Slack time is -9.055 ns between source register "fsr[1]" and destination register "inst[0]"" { { "Info" "ITDB_FULL_P2P_REQUIREMENT_RESULT" "0.816 ns + Largest register register " "Info: + Largest register to register requirement is 0.816 ns" {  } {  } 0 0 "%2!c! %3!s! %4!s! to %5!s! requirement is %1!s!" 0 0 "" 0 -1} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "clk destination 2.443 ns   Shortest register " "Info:   Shortest clock path from clock "clk" to destination register is 2.443 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.787 ns) 0.787 ns clk 1 CLK Unassigned 1 " "Info: 1: + IC(0.000 ns) + CELL(0.787 ns) = 0.787 ns; Loc. = Unassigned; Fanout = 1; CLK Node = 'clk'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "" { clk } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.341 ns) + CELL(0.000 ns) 1.128 ns clk~clkctrl 2 COMB Unassigned 660 " "Info: 2: + IC(0.341 ns) + CELL(0.000 ns) = 1.128 ns; Loc. = Unassigned; Fanout = 660; COMB Node = 'clk~clkctrl'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.341 ns" { clk clk~clkctrl } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.697 ns) + CELL(0.618 ns) 2.443 ns inst[0] 3 REG Unassigned 16 " "Info: 3: + IC(0.697 ns) + CELL(0.618 ns) = 2.443 ns; Loc. = Unassigned; Fanout = 16; REG Node = 'inst[0]'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "1.315 ns" { clk~clkctrl inst[0] } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 511 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.405 ns ( 57.51 % ) " "Info: Total cell delay = 1.405 ns ( 57.51 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_IC_DELAY" "1.038 ns ( 42.49 % ) " "Info: Total interconnect delay = 1.038 ns ( 42.49 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 -1}  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 -1} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "clk destination 2.443 ns   Longest register " "Info:   Longest clock path from clock "clk" to destination register is 2.443 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.787 ns) 0.787 ns clk 1 CLK Unassigned 1 " "Info: 1: + IC(0.000 ns) + CELL(0.787 ns) = 0.787 ns; Loc. = Unassigned; Fanout = 1; CLK Node = 'clk'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "" { clk } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.341 ns) + CELL(0.000 ns) 1.128 ns clk~clkctrl 2 COMB Unassigned 660 " "Info: 2: + IC(0.341 ns) + CELL(0.000 ns) = 1.128 ns; Loc. = Unassigned; Fanout = 660; COMB Node = 'clk~clkctrl'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.341 ns" { clk clk~clkctrl } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.697 ns) + CELL(0.618 ns) 2.443 ns inst[0] 3 REG Unassigned 16 " "Info: 3: + IC(0.697 ns) + CELL(0.618 ns) = 2.443 ns; Loc. = Unassigned; Fanout = 16; REG Node = 'inst[0]'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "1.315 ns" { clk~clkctrl inst[0] } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 511 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.405 ns ( 57.51 % ) " "Info: Total cell delay = 1.405 ns ( 57.51 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_IC_DELAY" "1.038 ns ( 42.49 % ) " "Info: Total interconnect delay = 1.038 ns ( 42.49 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 -1}  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 -1} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "clk source 2.443 ns   Shortest register " "Info:   Shortest clock path from clock "clk" to source register is 2.443 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.787 ns) 0.787 ns clk 1 CLK Unassigned 1 " "Info: 1: + IC(0.000 ns) + CELL(0.787 ns) = 0.787 ns; Loc. = Unassigned; Fanout = 1; CLK Node = 'clk'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "" { clk } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.341 ns) + CELL(0.000 ns) 1.128 ns clk~clkctrl 2 COMB Unassigned 660 " "Info: 2: + IC(0.341 ns) + CELL(0.000 ns) = 1.128 ns; Loc. = Unassigned; Fanout = 660; COMB Node = 'clk~clkctrl'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.341 ns" { clk clk~clkctrl } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.697 ns) + CELL(0.618 ns) 2.443 ns fsr[1] 3 REG Unassigned 2 " "Info: 3: + IC(0.697 ns) + CELL(0.618 ns) = 2.443 ns; Loc. = Unassigned; Fanout = 2; REG Node = 'fsr[1]'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "1.315 ns" { clk~clkctrl fsr[1] } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 691 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.405 ns ( 57.51 % ) " "Info: Total cell delay = 1.405 ns ( 57.51 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_IC_DELAY" "1.038 ns ( 42.49 % ) " "Info: Total interconnect delay = 1.038 ns ( 42.49 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 -1}  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 -1} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "clk source 2.443 ns   Longest register " "Info:   Longest clock path from clock "clk" to source register is 2.443 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.787 ns) 0.787 ns clk 1 CLK Unassigned 1 " "Info: 1: + IC(0.000 ns) + CELL(0.787 ns) = 0.787 ns; Loc. = Unassigned; Fanout = 1; CLK Node = 'clk'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "" { clk } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.341 ns) + CELL(0.000 ns) 1.128 ns clk~clkctrl 2 COMB Unassigned 660 " "Info: 2: + IC(0.341 ns) + CELL(0.000 ns) = 1.128 ns; Loc. = Unassigned; Fanout = 660; COMB Node = 'clk~clkctrl'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.341 ns" { clk clk~clkctrl } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.697 ns) + CELL(0.618 ns) 2.443 ns fsr[1] 3 REG Unassigned 2 " "Info: 3: + IC(0.697 ns) + CELL(0.618 ns) = 2.443 ns; Loc. = Unassigned; Fanout = 2; REG Node = 'fsr[1]'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "1.315 ns" { clk~clkctrl fsr[1] } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 691 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.405 ns ( 57.51 % ) " "Info: Total cell delay = 1.405 ns ( 57.51 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_IC_DELAY" "1.038 ns ( 42.49 % ) " "Info: Total interconnect delay = 1.038 ns ( 42.49 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 -1}  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 24 -1 0 } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 -1} { "Info" "ITDB_FULL_TCO_DELAY" "0.094 ns   " "Info:   Micro clock to output delay of source is 0.094 ns" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 691 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 -1} { "Info" "ITDB_FULL_TSU_DELAY" "0.090 ns   " "Info:   Micro setup delay of destination is 0.090 ns" {  } { { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 511 -1 0 } }  } 0 0 "%2!c! Micro setup delay of destination is %1!s!" 0 0 "" 0 -1} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "9.871 ns - Longest register register " "Info: - Longest register to register delay is 9.871 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns fsr[1] 1 REG Unassigned 2 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = Unassigned; Fanout = 2; REG Node = 'fsr[1]'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "" { fsr[1] } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 691 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.505 ns) + CELL(0.272 ns) 0.777 ns fileaddr[1]~8 2 COMB Unassigned 205 " "Info: 2: + IC(0.505 ns) + CELL(0.272 ns) = 0.777 ns; Loc. = Unassigned; Fanout = 205; COMB Node = 'fileaddr[1]~8'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.777 ns" { fsr[1] fileaddr[1]~8 } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 154 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.983 ns) + CELL(0.154 ns) 1.914 ns regs:regs|dram:dram|mem~996 3 COMB Unassigned 1 " "Info: 3: + IC(0.983 ns) + CELL(0.154 ns) = 1.914 ns; Loc. = Unassigned; Fanout = 1; COMB Node = 'regs:regs|dram:dram|mem~996'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "1.137 ns" { fileaddr[1]~8 regs:regs|dram:dram|mem~996 } "NODE_NAME" } } { "dram.v" "" { Text "F:/altera/90/quartus/115157712RISC8/dram.v" 65 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.700 ns) + CELL(0.053 ns) 2.667 ns regs:regs|dram:dram|mem~1000 4 COMB Unassigned 1 " "Info: 4: + IC(0.700 ns) + CELL(0.053 ns) = 2.667 ns; Loc. = Unassigned; Fanout = 1; COMB Node = 'regs:regs|dram:dram|mem~1000'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.753 ns" { regs:regs|dram:dram|mem~996 regs:regs|dram:dram|mem~1000 } "NODE_NAME" } } { "dram.v" "" { Text "F:/altera/90/quartus/115157712RISC8/dram.v" 65 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.670 ns) + CELL(0.378 ns) 3.715 ns regs:regs|dram:dram|mem~1028 5 COMB Unassigned 1 " "Info: 5: + IC(0.670 ns) + CELL(0.378 ns) = 3.715 ns; Loc. = Unassigned; Fanout = 1; COMB Node = 'regs:regs|dram:dram|mem~1028'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "1.048 ns" { regs:regs|dram:dram|mem~1000 regs:regs|dram:dram|mem~1028 } "NODE_NAME" } } { "dram.v" "" { Text "F:/altera/90/quartus/115157712RISC8/dram.v" 65 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(1.098 ns) + CELL(0.154 ns) 4.967 ns sbus[6]~46 6 COMB Unassigned 2 " "Info: 6: + IC(1.098 ns) + CELL(0.154 ns) = 4.967 ns; Loc. = Unassigned; Fanout = 2; COMB Node = 'sbus[6]~46'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "1.252 ns" { regs:regs|dram:dram|mem~1028 sbus[6]~46 } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 203 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.247 ns) + CELL(0.154 ns) 5.368 ns Mux9~0 7 COMB Unassigned 5 " "Info: 7: + IC(0.247 ns) + CELL(0.154 ns) = 5.368 ns; Loc. = Unassigned; Fanout = 5; COMB Node = 'Mux9~0'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.401 ns" { sbus[6]~46 Mux9~0 } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 558 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.417 ns) + CELL(0.357 ns) 6.142 ns Mux9~2 8 COMB Unassigned 5 " "Info: 8: + IC(0.417 ns) + CELL(0.357 ns) = 6.142 ns; Loc. = Unassigned; Fanout = 5; COMB Node = 'Mux9~2'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.774 ns" { Mux9~0 Mux9~2 } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 558 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.620 ns) + CELL(0.154 ns) 6.916 ns alu:alu|Mux6~1 9 COMB Unassigned 1 " "Info: 9: + IC(0.620 ns) + CELL(0.154 ns) = 6.916 ns; Loc. = Unassigned; Fanout = 1; COMB Node = 'alu:alu|Mux6~1'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.774 ns" { Mux9~2 alu:alu|Mux6~1 } "NODE_NAME" } } { "alu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/alu.v" 57 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.247 ns) + CELL(0.154 ns) 7.317 ns alu:alu|Mux6~2 10 COMB Unassigned 78 " "Info: 10: + IC(0.247 ns) + CELL(0.154 ns) = 7.317 ns; Loc. = Unassigned; Fanout = 78; COMB Node = 'alu:alu|Mux6~2'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.401 ns" { alu:alu|Mux6~1 alu:alu|Mux6~2 } "NODE_NAME" } } { "alu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/alu.v" 57 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.444 ns) + CELL(0.357 ns) 8.118 ns alu:alu|Equal0~1 11 COMB Unassigned 1 " "Info: 11: + IC(0.444 ns) + CELL(0.357 ns) = 8.118 ns; Loc. = Unassigned; Fanout = 1; COMB Node = 'alu:alu|Equal0~1'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.801 ns" { alu:alu|Mux6~2 alu:alu|Equal0~1 } "NODE_NAME" } } { "alu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/alu.v" 72 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.348 ns) + CELL(0.053 ns) 8.519 ns alu:alu|Equal0~0 12 COMB Unassigned 2 " "Info: 12: + IC(0.348 ns) + CELL(0.053 ns) = 8.519 ns; Loc. = Unassigned; Fanout = 2; COMB Node = 'alu:alu|Equal0~0'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.401 ns" { alu:alu|Equal0~1 alu:alu|Equal0~0 } "NODE_NAME" } } { "alu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/alu.v" 72 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.129 ns) + CELL(0.272 ns) 8.920 ns inst[9]~36 13 COMB Unassigned 12 " "Info: 13: + IC(0.129 ns) + CELL(0.272 ns) = 8.920 ns; Loc. = Unassigned; Fanout = 12; COMB Node = 'inst[9]~36'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.401 ns" { alu:alu|Equal0~0 inst[9]~36 } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 511 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.554 ns) + CELL(0.397 ns) 9.871 ns inst[0] 14 REG Unassigned 16 " "Info: 14: + IC(0.554 ns) + CELL(0.397 ns) = 9.871 ns; Loc. = Unassigned; Fanout = 16; REG Node = 'inst[0]'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.951 ns" { inst[9]~36 inst[0] } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 511 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.909 ns ( 29.47 % ) " "Info: Total cell delay = 2.909 ns ( 29.47 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_IC_DELAY" "6.962 ns ( 70.53 % ) " "Info: Total interconnect delay = 6.962 ns ( 70.53 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 -1}  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "9.871 ns" { fsr[1] fileaddr[1]~8 regs:regs|dram:dram|mem~996 regs:regs|dram:dram|mem~1000 regs:regs|dram:dram|mem~1028 sbus[6]~46 Mux9~0 Mux9~2 alu:alu|Mux6~1 alu:alu|Mux6~2 alu:alu|Equal0~1 alu:alu|Equal0~0 inst[9]~36 inst[0] } "NODE_NAME" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 -1}  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "9.871 ns" { fsr[1] fileaddr[1]~8 regs:regs|dram:dram|mem~996 regs:regs|dram:dram|mem~1000 regs:regs|dram:dram|mem~1028 sbus[6]~46 Mux9~0 Mux9~2 alu:alu|Mux6~1 alu:alu|Mux6~2 alu:alu|Equal0~1 alu:alu|Equal0~0 inst[9]~36 inst[0] } "NODE_NAME" } }  } 0 0 "Slack time is %5!s! between source %1!s! "%2!s!" and destination %3!s! "%4!s!"" 0 0 "" 0 -1}
  9. { "Info" "ITDB_FULL_ESTIMATED_DATA_PATH_RESULT" "9.871 ns register register " "Info: Estimated most critical path is register to register delay of 9.871 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns fsr[1] 1 REG LAB_X18_Y16 2 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X18_Y16; Fanout = 2; REG Node = 'fsr[1]'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "" { fsr[1] } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 691 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.505 ns) + CELL(0.272 ns) 0.777 ns fileaddr[1]~8 2 COMB LAB_X18_Y17 205 " "Info: 2: + IC(0.505 ns) + CELL(0.272 ns) = 0.777 ns; Loc. = LAB_X18_Y17; Fanout = 205; COMB Node = 'fileaddr[1]~8'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.777 ns" { fsr[1] fileaddr[1]~8 } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 154 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.983 ns) + CELL(0.154 ns) 1.914 ns regs:regs|dram:dram|mem~996 3 COMB LAB_X23_Y14 1 " "Info: 3: + IC(0.983 ns) + CELL(0.154 ns) = 1.914 ns; Loc. = LAB_X23_Y14; Fanout = 1; COMB Node = 'regs:regs|dram:dram|mem~996'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "1.137 ns" { fileaddr[1]~8 regs:regs|dram:dram|mem~996 } "NODE_NAME" } } { "dram.v" "" { Text "F:/altera/90/quartus/115157712RISC8/dram.v" 65 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.700 ns) + CELL(0.053 ns) 2.667 ns regs:regs|dram:dram|mem~1000 4 COMB LAB_X19_Y14 1 " "Info: 4: + IC(0.700 ns) + CELL(0.053 ns) = 2.667 ns; Loc. = LAB_X19_Y14; Fanout = 1; COMB Node = 'regs:regs|dram:dram|mem~1000'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.753 ns" { regs:regs|dram:dram|mem~996 regs:regs|dram:dram|mem~1000 } "NODE_NAME" } } { "dram.v" "" { Text "F:/altera/90/quartus/115157712RISC8/dram.v" 65 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.670 ns) + CELL(0.378 ns) 3.715 ns regs:regs|dram:dram|mem~1028 5 COMB LAB_X14_Y17 1 " "Info: 5: + IC(0.670 ns) + CELL(0.378 ns) = 3.715 ns; Loc. = LAB_X14_Y17; Fanout = 1; COMB Node = 'regs:regs|dram:dram|mem~1028'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "1.048 ns" { regs:regs|dram:dram|mem~1000 regs:regs|dram:dram|mem~1028 } "NODE_NAME" } } { "dram.v" "" { Text "F:/altera/90/quartus/115157712RISC8/dram.v" 65 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(1.098 ns) + CELL(0.154 ns) 4.967 ns sbus[6]~46 6 COMB LAB_X23_Y19 2 " "Info: 6: + IC(1.098 ns) + CELL(0.154 ns) = 4.967 ns; Loc. = LAB_X23_Y19; Fanout = 2; COMB Node = 'sbus[6]~46'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "1.252 ns" { regs:regs|dram:dram|mem~1028 sbus[6]~46 } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 203 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.247 ns) + CELL(0.154 ns) 5.368 ns Mux9~0 7 COMB LAB_X23_Y19 5 " "Info: 7: + IC(0.247 ns) + CELL(0.154 ns) = 5.368 ns; Loc. = LAB_X23_Y19; Fanout = 5; COMB Node = 'Mux9~0'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.401 ns" { sbus[6]~46 Mux9~0 } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 558 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.417 ns) + CELL(0.357 ns) 6.142 ns Mux9~2 8 COMB LAB_X23_Y18 5 " "Info: 8: + IC(0.417 ns) + CELL(0.357 ns) = 6.142 ns; Loc. = LAB_X23_Y18; Fanout = 5; COMB Node = 'Mux9~2'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.774 ns" { Mux9~0 Mux9~2 } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 558 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.620 ns) + CELL(0.154 ns) 6.916 ns alu:alu|Mux6~1 9 COMB LAB_X22_Y19 1 " "Info: 9: + IC(0.620 ns) + CELL(0.154 ns) = 6.916 ns; Loc. = LAB_X22_Y19; Fanout = 1; COMB Node = 'alu:alu|Mux6~1'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.774 ns" { Mux9~2 alu:alu|Mux6~1 } "NODE_NAME" } } { "alu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/alu.v" 57 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.247 ns) + CELL(0.154 ns) 7.317 ns alu:alu|Mux6~2 10 COMB LAB_X22_Y19 78 " "Info: 10: + IC(0.247 ns) + CELL(0.154 ns) = 7.317 ns; Loc. = LAB_X22_Y19; Fanout = 78; COMB Node = 'alu:alu|Mux6~2'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.401 ns" { alu:alu|Mux6~1 alu:alu|Mux6~2 } "NODE_NAME" } } { "alu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/alu.v" 57 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.444 ns) + CELL(0.357 ns) 8.118 ns alu:alu|Equal0~1 11 COMB LAB_X22_Y17 1 " "Info: 11: + IC(0.444 ns) + CELL(0.357 ns) = 8.118 ns; Loc. = LAB_X22_Y17; Fanout = 1; COMB Node = 'alu:alu|Equal0~1'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.801 ns" { alu:alu|Mux6~2 alu:alu|Equal0~1 } "NODE_NAME" } } { "alu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/alu.v" 72 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.348 ns) + CELL(0.053 ns) 8.519 ns alu:alu|Equal0~0 12 COMB LAB_X22_Y17 2 " "Info: 12: + IC(0.348 ns) + CELL(0.053 ns) = 8.519 ns; Loc. = LAB_X22_Y17; Fanout = 2; COMB Node = 'alu:alu|Equal0~0'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.401 ns" { alu:alu|Equal0~1 alu:alu|Equal0~0 } "NODE_NAME" } } { "alu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/alu.v" 72 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.129 ns) + CELL(0.272 ns) 8.920 ns inst[9]~36 13 COMB LAB_X22_Y17 12 " "Info: 13: + IC(0.129 ns) + CELL(0.272 ns) = 8.920 ns; Loc. = LAB_X22_Y17; Fanout = 12; COMB Node = 'inst[9]~36'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.401 ns" { alu:alu|Equal0~0 inst[9]~36 } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 511 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_NODE_DELAY" "IC(0.554 ns) + CELL(0.397 ns) 9.871 ns inst[0] 14 REG LAB_X18_Y17 16 " "Info: 14: + IC(0.554 ns) + CELL(0.397 ns) = 9.871 ns; Loc. = LAB_X18_Y17; Fanout = 16; REG Node = 'inst[0]'" {  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "0.951 ns" { inst[9]~36 inst[0] } "NODE_NAME" } } { "cpu.v" "" { Text "F:/altera/90/quartus/115157712RISC8/cpu.v" 511 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.909 ns ( 29.47 % ) " "Info: Total cell delay = 2.909 ns ( 29.47 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 -1} { "Info" "ITDB_TOTAL_IC_DELAY" "6.962 ns ( 70.53 % ) " "Info: Total interconnect delay = 6.962 ns ( 70.53 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 -1}  } { { "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "f:/altera/90/quartus/bin/TimingClosureFloorplan.fld" "" "9.871 ns" { fsr[1] fileaddr[1]~8 regs:regs|dram:dram|mem~996 regs:regs|dram:dram|mem~1000 regs:regs|dram:dram|mem~1028 sbus[6]~46 Mux9~0 Mux9~2 alu:alu|Mux6~1 alu:alu|Mux6~2 alu:alu|Equal0~1 alu:alu|Equal0~0 inst[9]~36 inst[0] } "NODE_NAME" } }  } 0 0 "Estimated most critical path is %2!s! to %3!s! delay of %1!s!" 0 0 "" 0 -1}
  10. { "Info" "IFITAPI_FITAPI_VPR_FITTER_ROUTING_START" "" "Info: Fitter routing operations beginning" {  } {  } 0 0 "Fitter routing operations beginning" 0 0 "" 0 -1}
  11. { "Info" "IFITAPI_FITAPI_VPR_PERCENT_ROUTING_RESOURCE_USAGE" "2 " "Info: Average interconnect usage is 2% of the available device resources" { { "Info" "IFITAPI_FITAPI_VPR_PEAK_ROUTING_REGION" "12 X13_Y14 X26_Y27 " "Info: Peak interconnect usage is 12% of the available device resources in the region that extends from location X13_Y14 to location X26_Y27" {  } {  } 0 0 "Peak interconnect usage is %1!d!%% of the available device resources in the region that extends from location %2!s! to location %3!s!" 0 0 "" 0 -1}  } {  } 0 0 "Average interconnect usage is %1!d!%% of the available device resources" 0 0 "" 0 -1}
  12. { "Info" "IFITAPI_FITAPI_VPR_FITTER_ROUTING_END" "00:00:02 " "Info: Fitter routing operations ending: elapsed time is 00:00:02" {  } {  } 0 0 "Fitter routing operations ending: elapsed time is %1!s!" 0 0 "" 0 -1}
  13. { "Info" "IFITAPI_FITAPI_VPR_AUTO_FIT_ENABLED_AND_USED" "" "Info: The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time." { { "Info" "IFITAPI_FITAPI_VPR_AUTO_FIT_ENABLED_AND_USED_FOR_ROUTABILITY" "" "Info: Optimizations that may affect the design's routability were skipped" {  } {  } 0 0 "Optimizations that may affect the design's routability were skipped" 0 0 "" 0 -1} { "Info" "IFITAPI_FITAPI_VPR_AUTO_FIT_ENABLED_AND_USED_FOR_TIMING" "" "Info: Optimizations that may affect the design's timing were skipped" {  } {  } 0 0 "Optimizations that may affect the design's timing were skipped" 0 0 "" 0 -1}  } {  } 0 0 "The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time." 0 0 "" 0 -1}
  14. { "Info" "IFSAC_FSAC_POST_FIT_LOGIC_DUPLICATION" "8 " "Info: Duplicated 8 combinational logic cells to improve design speed or routability" {  } {  } 0 0 "Duplicated %1!d! combinational logic cells to improve design speed or routability" 0 0 "" 0 -1}
  15. { "Info" "IDAT_DAT_STARTED" "" "Info: Started post-fitting delay annotation" {  } {  } 0 0 "Started post-fitting delay annotation" 0 0 "" 0 -1}
  16. { "Warning" "WDAT_NO_LOADING_SPECIFIED_ONE_OR_MORE_PINS" "83 " "Warning: Found 83 output pins without output pin load capacitance assignment" { { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "paddr[0] 0 " "Info: Pin "paddr[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "paddr[1] 0 " "Info: Pin "paddr[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "paddr[2] 0 " "Info: Pin "paddr[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "paddr[3] 0 " "Info: Pin "paddr[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "paddr[4] 0 " "Info: Pin "paddr[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "paddr[5] 0 " "Info: Pin "paddr[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "paddr[6] 0 " "Info: Pin "paddr[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "paddr[7] 0 " "Info: Pin "paddr[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "paddr[8] 0 " "Info: Pin "paddr[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "paddr[9] 0 " "Info: Pin "paddr[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "paddr[10] 0 " "Info: Pin "paddr[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portbout[0] 0 " "Info: Pin "portbout[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portbout[1] 0 " "Info: Pin "portbout[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portbout[2] 0 " "Info: Pin "portbout[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portbout[3] 0 " "Info: Pin "portbout[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portbout[4] 0 " "Info: Pin "portbout[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portbout[5] 0 " "Info: Pin "portbout[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portbout[6] 0 " "Info: Pin "portbout[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portbout[7] 0 " "Info: Pin "portbout[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portcout[0] 0 " "Info: Pin "portcout[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portcout[1] 0 " "Info: Pin "portcout[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portcout[2] 0 " "Info: Pin "portcout[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portcout[3] 0 " "Info: Pin "portcout[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portcout[4] 0 " "Info: Pin "portcout[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portcout[5] 0 " "Info: Pin "portcout[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portcout[6] 0 " "Info: Pin "portcout[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "portcout[7] 0 " "Info: Pin "portcout[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expdout[0] 0 " "Info: Pin "expdout[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expdout[1] 0 " "Info: Pin "expdout[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expdout[2] 0 " "Info: Pin "expdout[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expdout[3] 0 " "Info: Pin "expdout[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expdout[4] 0 " "Info: Pin "expdout[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expdout[5] 0 " "Info: Pin "expdout[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expdout[6] 0 " "Info: Pin "expdout[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expdout[7] 0 " "Info: Pin "expdout[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expaddr[0] 0 " "Info: Pin "expaddr[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expaddr[1] 0 " "Info: Pin "expaddr[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expaddr[2] 0 " "Info: Pin "expaddr[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expaddr[3] 0 " "Info: Pin "expaddr[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expaddr[4] 0 " "Info: Pin "expaddr[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expaddr[5] 0 " "Info: Pin "expaddr[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expaddr[6] 0 " "Info: Pin "expaddr[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expread 0 " "Info: Pin "expread" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "expwrite 0 " "Info: Pin "expwrite" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugw[0] 0 " "Info: Pin "debugw[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugw[1] 0 " "Info: Pin "debugw[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugw[2] 0 " "Info: Pin "debugw[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugw[3] 0 " "Info: Pin "debugw[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugw[4] 0 " "Info: Pin "debugw[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugw[5] 0 " "Info: Pin "debugw[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugw[6] 0 " "Info: Pin "debugw[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugw[7] 0 " "Info: Pin "debugw[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugpc[0] 0 " "Info: Pin "debugpc[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugpc[1] 0 " "Info: Pin "debugpc[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugpc[2] 0 " "Info: Pin "debugpc[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugpc[3] 0 " "Info: Pin "debugpc[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugpc[4] 0 " "Info: Pin "debugpc[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugpc[5] 0 " "Info: Pin "debugpc[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugpc[6] 0 " "Info: Pin "debugpc[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugpc[7] 0 " "Info: Pin "debugpc[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugpc[8] 0 " "Info: Pin "debugpc[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugpc[9] 0 " "Info: Pin "debugpc[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugpc[10] 0 " "Info: Pin "debugpc[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[0] 0 " "Info: Pin "debuginst[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[1] 0 " "Info: Pin "debuginst[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[2] 0 " "Info: Pin "debuginst[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[3] 0 " "Info: Pin "debuginst[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[4] 0 " "Info: Pin "debuginst[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[5] 0 " "Info: Pin "debuginst[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[6] 0 " "Info: Pin "debuginst[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[7] 0 " "Info: Pin "debuginst[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[8] 0 " "Info: Pin "debuginst[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[9] 0 " "Info: Pin "debuginst[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[10] 0 " "Info: Pin "debuginst[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debuginst[11] 0 " "Info: Pin "debuginst[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugstatus[0] 0 " "Info: Pin "debugstatus[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugstatus[1] 0 " "Info: Pin "debugstatus[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugstatus[2] 0 " "Info: Pin "debugstatus[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugstatus[3] 0 " "Info: Pin "debugstatus[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugstatus[4] 0 " "Info: Pin "debugstatus[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugstatus[5] 0 " "Info: Pin "debugstatus[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugstatus[6] 0 " "Info: Pin "debugstatus[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1} { "Info" "IDAT_NO_LOADING_SPECIFIED_ON_PIN" "debugstatus[7] 0 " "Info: Pin "debugstatus[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis" {  } {  } 0 0 "Pin "%1!s!" has no specified output pin load capacitance -- assuming default load capacitance of %2!d! pF for timing analysis" 0 0 "" 0 -1}  } {  } 0 0 "Found %1!d! output pins without output pin load capacitance assignment" 0 0 "" 0 -1}
  17. { "Info" "IDAT_DAT_COMPLETED" "" "Info: Delay annotation completed successfully" {  } {  } 0 0 "Delay annotation completed successfully" 0 0 "" 0 -1}
  18. { "Warning" "WFIOMGR_RESERVE_ASSIGNMENT_FOR_UNUSED_PINS_IS_DEFAULT" "As output driving ground " "Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'." {  } {  } 0 0 "The Reserve All Unused Pins setting has not been specified, and will default to '%1!s!'." 0 0 "" 0 -1}
  19. { "Info" "IRDB_WROTE_SUPPRESSED_MSGS" "F:/altera/90/quartus/115157712RISC8/cpu.fit.smsg " "Info: Generated suppressed messages file F:/altera/90/quartus/115157712RISC8/cpu.fit.smsg" {  } {  } 0 0 "Generated suppressed messages file %1!s!" 0 0 "" 0 -1}
  20. { "Info" "IQEXE_ERROR_COUNT" "Fitter 0 s 4 s Quartus II " "Info: Quartus II Fitter was successful. 0 errors, 4 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "228 " "Info: Peak virtual memory: 228 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 -1} { "Info" "IQEXE_END_BANNER_TIME" "Mon Mar 08 21:52:24 2010 " "Info: Processing ended: Mon Mar 08 21:52:24 2010" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 -1} { "Info" "IQEXE_ELAPSED_TIME" "00:00:09 " "Info: Elapsed time: 00:00:09" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 -1} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:09 " "Info: Total CPU time (on all processors): 00:00:09" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 -1}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 -1}