开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
s3c2410x.h
资源名称：s3c2410x_Bsp.rar　[点击查看]
上传用户：ske666
上传日期：2022-03-30
资源大小：371k
文件大小：18k
源码类别：

VxWorks

开发平台：

Objective-C

s3c2410x.h：源码内容
  1. /* s3c2410x.h - HITSAT s3c2410x header file */
  4. /*
  5. This file contains I/O address and related constants for the HITSAT
  6. s3c2410x board.
  7. */
  9. #ifndef INCs3c2410xh
  10. #define INCs3c2410xh
  12. #ifdef __cplusplus
  13. extern "C" {
  14. #endif
  16. #define TARGET_S3C2410X
  18. /* Flash definitions */
  19. #define FLASH_BASE 0x00000000 /* Base address of Flash part */
  20. #define FLASH_SIZE 0x00200000  /* Total Flash available. */
  21. #define FLASH_WIDTH 2    /* One 16-bit wide parts */
  22. #define FLASH_CHIP_WIDTH        1
  25. /*  SDRAM area definition. */
  26. #define SDRAM_BASE 0x30000000
  27. #define SDRAM_SIZE 0x04000000
  28. #define SDRAM_WIDTH 4 /* Two 16-bit wide parts */
  29. #define SDRAM_CHIP_WIDTH 2
  31. /* RAM base in reset memory map */
  32. #define RESET_RAM_BASE 0x30000000
  34. #define BUS                   BUS_TYPE_NONE
  36. /* Signals generated from s3c2410x clock generator. */
  37. #define s3c2410x_FCLK 200000000 /* fclk = 100MHz */
  38. #define s3c2410x_HCLK 100000000 /* hclk = 50MHz */
  39. #define s3c2410x_PCLK 50000000 /* pclk = 50MHz */
  42. /* arm920t PSR */
  44. #define FIQ_ENABLE_Bit 0x40
  45. #define IRQ_ENABLE_Bit 0x80
  46. #define PROCESSOR_MODE_MASK 0x1F     /* Processor Mode Mask */
  47. #define UDF_MODE 0x1B     /* Undefine Mode(UDF) */
  48. #define ABT_MODE 0x17     /* Abort Mode(ABT) */
  49. #define SUP_MODE 0x13     /* Supervisor Mode (SVC) */
  50. #define IRQ_MODE 0x12     /* Interrupt Mode (IRQ) */
  51. #define FIQ_MODE 0x11     /* Fast Interrupt Mode (FIQ) */
  52. #define USR_MODE 0x10     /* User Mode(USR) */
  54. /* s3c2410x Memory Controller */
  55. #define rBWSCON_ADR 0x48000000
  57. #define DW1 (1<<4) /* 2-bits; data bus width. 8bit:16bit:32bit = 00b:01b:10b:11b. */
  58. #define WS1 (0<<6) /* 1-bit; WAIT desable when 0, WAIT enable when 1. */
  59. #define ST1 (0<<7) /* 1-bit; nWBE[3..0]) when 0, nBE[3..0]) when 1. */
  60. #define DW2 (1<<8)
  61. #define WS2 (0<<10)
  62. #define ST2 (0<<11)
  63. #define DW3 (1<<12)
  64. #define WS3 (0<<14)
  65. #define ST3 (0<<15)
  66. #define DW4 (1<<16)
  67. #define WS4 (0<<18)
  68. #define ST4 (0<<19)
  69. #define DW5 (1<<20)
  70. #define WS5 (1<<22)
  71. #define ST5 (1<<23)
  72. #define DW6 (2<<24)
  73. #define WS6 (0<<26)
  74. #define ST6 (0<<27)
  75. #define DW7 (2<<28)
  76. #define WS7 (0<<30)
  77. #define ST7 (0<<31)
  79. #define rBWSCON_INIT_VALUE (DW1+WS1+ST1+DW2+WS2+ST2+DW3+WS3+ST3+DW4+WS4+ST4+DW5+WS5+ST5+DW6+WS6+ST6+DW7+WS7+ST7)
  80. /* 0x22111112 */
  82. #define rBANKCON0_ADR 0x48000004
  83. #define PMC0 (0<<0) /* 2-bits; Page mode = normal. */
  84. #define Tacp0 (0<<2) /* 2-bits; Page mode access cycle = 2 clocks.  */
  85. #define Tcah0 (0<<4) /* 2-bits; Address hold time after nGCSn = 0 clocks. */
  86. #define Tcoh0 (0<<6) /* 2-bits; Chip selection hold time after nOE = 0 clocks. */
  87. #define Tacc0 (7<<8) /* 3-bits; Access cycle = 14 clocks. */
  88. #define Tcos0 (0<<11) /* 2-bits; Chip selection set-up time before nOE = 0 clocks. */
  89. #define Tacs0 (0<<13) /* 2-bits; Address set-up time before nGCSn = 0 clocks. */
  91. #define rBANKCON0_INIT_VALUE (PMC0+Tacp0+Tcah0+Tcoh0+Tacc0+Tcos0+Tacs0)
  92. /* 0x00000700 */
  94. #define rBANKCON3_ADR 0x48000010
  97. #define rBANKCON5_ADR 0x48000018
  98. #define PMC5 (0<<0) /* 2-bits; Page mode = normal. */
  99. #define Tacp5 (3<<2) /* 2-bits; Page mode access cycle = 6 clocks. */
  100. #define Tcah5 (3<<4) /* 2-bits; Address hold time after nGCSn = 1 clocks. */
  101. #define Tcoh5 (3<<6) /* 2-bits; Chip selection hold time after nOE = 1 clocks. */
  102. #define Tacc5 (7<<8) /* 3-bits; Access cycle = 14 clocks. */
  103. #define Tcos5 (3<<11) /* 2-bits; Chip selection set-up time before nOE = 1 clocks. */
  104. #define Tacs5 (3<<13) /* 2-bits; Address set-up time before nGCSn = 1 clocks. */
  106. #define rBANKCON5_INIT_VALUE (PMC5+Tacp5+Tcah5+Tcoh5+Tacc5+Tcos5+Tacs5)
  107. /* 0x00000700 */
  109. #define rBANKCON6_ADR 0x4800001c
  110. #define SCAN6 (1<<0) /* 2-bits; Column address number = 9 bits. */
  111. #define Trcd6 (0<<2) /* 2-bits; RAS to CAS delay = 2 clock. */
  112. #define MT6 (3<<15) /* 2-bits; Set type to SyncDRAM. */
  114. #define rBANKCON6_INIT_VALUE (SCAN6+Trcd6+MT6)
  115. /* 0x00018000 */
  117. #define rREFRESH_ADR 0x48000024
  118. #define Refresh_Counter (1113<<0) /* 11-bits; SDRAM refresh count value = 1113; */
  119. #define Tsrc (1<<18) /* 2-bits; SDRAM Semi Row Cycle Time = 5 clocks. */
  120. #define Trp (0<<20) /* 2-bits; SDRAM RAS pre-charge Time = 2 clocks. */
  121. #define TREFMD (0<<22) /* 1-bits; SDRAM Refresh Mode is Auto-Refresh. */
  122. #define REFEN (1<<23) /* 1-bits; SDRAM Refresh Enable. */
  124. #define rREFRESH_INIT_VALUE (Refresh_Counter+Tsrc+Trp+TREFMD+REFEN)
  125. /* 0x00860459 */
  127. #define rBANKSIZE_ADR 0x48000028
  128. #define BK76MAP (1<<0) /* 3-bits; Bank6..7 memory map 64M/64M. */
  129. #define SCLK_EN (1<<4) /* 1-bits; SCLK is enabled only during SDRAM access cycle. */
  130. #define SCKE_EN (1<<5) /* 1-bits; SDRAM power down mode enable. */
  131. #define BURST_EN (1<<7) /* 1-bits; ARM core enable burst operation. */
  133. #define rBANKSIZE_INIT_VALUE (BK76MAP+SCLK_EN+SCKE_EN+BURST_EN)
  134. /* 0x000000b7 */
  136. #define rMRSRB6_ADR 0x4800002c
  137. #define BL6 (0<<0) /* 3-bits; Burst length = 1(Fixed). */
  138. #define BT6 (0<<3) /* 1-bits; Burst type is sequential(Fixed). */
  139. #define CL6 (3<<4) /* 3-bits; CAS latency = 3 clocks. */
  140. #define TM6 (0<<7) /* 2-bits; Mode register set(Fixed). */
  141. #define WBL6 (0<<9) /* 1-bits; Write burst length = Burst(Fixed). */
  143. #define rMRSRB6_INIT_VALUE (BL6+BT6+CL6+TM6+WBL6)
  144. /* 0x00000030 */
  146. /* s3c2410x Interrupt Controller */
  147. #define rINTMSK_ADR 0x4A000008
  148. #define rINTSUBMSK_ADR 0x4A00001C
  150. /* s3c2410x Clock & Power Management */
  151. #define rLOCKTIME_ADR 0x4c000000
  152. #define M_LTIME (0xfff<<0)  /* 12-bits; Maxim UPLL lock time count value. */
  153. #define U_LTIME (0xfff<<12) /* 12-bits; Maxim MPLL lock time count value. */
  155. #define rLOCKTIME_INIT_VALUE (M_LTIME+U_LTIME)
  156. /* 0x00ffffff */
  158. #define rMPLLCON_ADR 0x4c000004
  159. #define SDIVm (0<<0) /* 2-bits; */
  160. #define PDIVm (4<<4) /* 6-bits; */
  161. #define MDIVm (0x5c<<12) /* 8-bits; */
  163. #define rMPLLCON_INIT_VALUE (SDIVm+PDIVm+MDIVm)
  164. /* 0x0005c040 */
  166. #define rCLKCON_ADR 0x4c00000c
  168. #define rCLKCON_INIT_VALUE 0x0043d00
  169. /* 0x00043d00 */
  171. #define rCLKSLOW_ADR 0x4c000010
  173. #define rCLKSLOW_INIT_VALUE 0x00000084
  174. /* 0x00000084 */
  176. #define rCLKDIVN_ADR 0x4c000014
  178. #define rCLKDIVN_INIT_VALUE 0x00000003
  180. /* s3c2410x Watch-dog Timer */
  181. #define rWTCON_ADR 0x53000000
  183. #define rWTCON_INIT_VALUE (0x00000000)
  185. /* s3c2410x GPIO Contol Register */
  186. #define rGPHCON 0x56000070
  187. #define MASK_GPH10(x) (x<<20)
  188. #define MASK_GPH9(x) (x<<18)
  189. #define MASK_GPH8(x) (x<<16)
  190. #define MASK_GPH7(x) (x<<14)
  191. #define MASK_GPH6(x) (x<<12)
  192. #define MASK_GPH5(x) (x<<10)
  193. #define MASK_GPH4(x) (x<<8)
  194. #define MASK_GPH3(x) (x<<6)
  195. #define MASK_GPH2(x) (x<<4)
  196. #define MASK_GPH1(x) (x<<2)
  197. #define MASK_GPH0(x) (x<<0)
  199. /* Interrupt levels */
  200. #define s3c2410x_INT_NUM_LEVELS   52
  201. #define s3c2410x_INT_CSR_MASK_VAL (~((unsigned int)((1<<6)+(1<<24))))
  202. #define s3c2410x_INT_CSR_SRCPND (0X4a000000)
  203. #define s3c2410x_INT_CSR_INTMOD (0X4a000004)
  204. #define s3c2410x_INT_CSR_INTMSK (0X4a000008)
  205. #define s3c2410x_INT_CSR_PRIORITY (0x4a00000c)
  206. #define s3c2410x_INT_CSR_INTPND (0X4a000010)
  207. #define s3c2410x_INT_CSR_INTOFFSET (0x4a000014)
  208. #define s3c2410x_INT_CSR_SUBSRCPND (0X4a000018)
  209. #define s3c2410x_INT_CSR_INTSUBMSK (0X4a00001c)
  210. #define s3c2410x_INT_CSR_EINTSTYLE (0x56000088)
  211. #define s3c2410x_INT_CSR_EINTPEND (0x560000A8)
  212. #define s3c2410x_INT_CSR_EINTMASK   (0x560000A4)
  214. #define EINTSTYLE_LOW (0)
  215. #define EINTSTYLE_HIGH (1)
  216. #define EINTSTYLE_FALL (2)
  217. #define EINTSTYLE_RISE (4)
  218. #define EINTSTYLE_BOTHEDGE (6)
  220. #define EINT0_7_STYLE ((EINTSTYLE_HIGH<<0)+(EINTSTYLE_RISE<<4)+(EINTSTYLE_FALL<<8)+(EINTSTYLE_FALL<<12)+(EINTSTYLE_LOW<<16)+(EINTSTYLE_LOW<<20)+(EINTSTYLE_LOW<<24)+(EINTSTYLE_LOW<<28))
  222. /* EINT0 for CS8900A *//* EINT1 for EOC of TLV1543*//* EINT2 for OML_CNTL *//* EINT3 for RST_4S1 *//* EINT4 *//* EINT5 *//* EINT6 *//* EINT7 */
  223. #define INT_LVL_EINT_0 0
  224. #define INT_LVL_EINT_1 1
  225. #define INT_LVL_EINT_2 2
  226. #define INT_LVL_EINT_3 3
  227. #define INT_LVL_EINT_4_7 4
  228. #define INT_LVL_EINT_8_23 5
  229. /* Reserved 6 */
  230. #define INT_LVL_nBATT_FLT 7
  231. #define INT_LVL_TICK 8
  232. #define INT_LVL_WDT 9
  233. #define INT_LVL_TIMER_0 10
  234. #define INT_LVL_TIMER_1 11
  235. #define INT_LVL_TIMER_2 12
  236. #define INT_LVL_TIMER_3 13
  237. #define INT_LVL_TIMER_4 14
  238. #define INT_LVL_UART_2 15
  239. #define INT_LVL_LCD 16
  240. #define INT_LVL_DMA_0 17
  241. #define INT_LVL_DMA_1 18
  242. #define INT_LVL_DMA_2 19
  243. #define INT_LVL_DMA_3 20
  244. #define INT_LVL_SDI 21
  245. #define INT_LVL_SPI_0 22
  246. #define INT_LVL_UART_1 23
  247. /* Reserved 24 */
  248. #define INT_LVL_USBD 25
  249. #define INT_LVL_USBH 26
  250. #define INT_LVL_IIC 27
  251. #define INT_LVL_UART_0 28
  252. #define INT_LVL_SPI_1 29
  253. #define INT_LVL_RTC 30
  254. #define INT_LVL_ADC 31
  256. #define IRQ_EINT4           32
  257. #define IRQ_EINT5           33
  258. #define IRQ_EINT6           34
  259. #define IRQ_EINT7           35
  260. #define IRQ_EINT8           36
  261. #define IRQ_EINT9           37
  262. #define IRQ_EINT10          38
  263. #define IRQ_EINT11          39
  264. #define IRQ_EINT12          40
  265. #define IRQ_EINT13          41
  266. #define IRQ_EINT14          42
  267. #define IRQ_EINT15          43
  268. #define IRQ_EINT16          44
  269. #define IRQ_EINT17          45
  270. #define IRQ_EINT18          46
  271. #define IRQ_EINT19          47
  272. #define IRQ_EINT20          48
  273. #define IRQ_EINT21          49
  274. #define IRQ_EINT22          50
  275. #define IRQ_EINT23          51
  277. #define SUBINT_LVL_RXD0 0
  278. #define SUBINT_LVL_TXD0 1
  279. #define SUBINT_LVL_ERR0 2
  280. #define SUBINT_LVL_RXD1 3
  281. #define SUBINT_LVL_TXD1 4
  282. #define SUBINT_LVL_ERR1 5
  283. #define SUBINT_LVL_RXD2 6
  284. #define SUBINT_LVL_TXD2 7
  285. #define SUBINT_LVL_ERR2 8
  286. #define SUBINT_LVL_TC   9
  287. #define SUBINT_LVL_ADC 10
  291. /* interrupt vectors */
  293. #define INT_VEC_EINT_0 IVEC_TO_INUM(INT_LVL_EINT_0)
  294. #define INT_VEC_EINT_1 IVEC_TO_INUM(INT_LVL_EINT_1)
  295. #define INT_VEC_EINT_2 IVEC_TO_INUM(INT_LVL_EINT_2)
  296. #define INT_VEC_EINT_3 IVEC_TO_INUM(INT_LVL_EINT_3)
  297. #define INT_VEC_EINT_4_7 IVEC_TO_INUM(INT_LVL_EINT_4_7)
  298. #define INT_VEC_EINT_8_23 IVEC_TO_INUM(INT_LVL_EINT_8_23)
  299. /* Reserved 6 */
  300. #define INT_VEC_nBATT_FLT IVEC_TO_INUM(INT_LVL_nBATT_FLT)
  301. #define INT_VEC_TICK IVEC_TO_INUM(INT_LVL_TICK)
  302. #define INT_VEC_WDT IVEC_TO_INUM(INT_LVL_WDT)
  303. #define INT_VEC_TIMER_0 IVEC_TO_INUM(INT_LVL_TIMER_0)
  304. #define INT_VEC_TIMER_1 IVEC_TO_INUM(INT_LVL_TIMER_1)
  305. #define INT_VEC_TIMER_2 IVEC_TO_INUM(INT_LVL_TIMER_2)
  306. #define INT_VEC_TIMER_3 IVEC_TO_INUM(INT_LVL_TIMER_3)
  307. #define INT_VEC_TIMER_4 IVEC_TO_INUM(INT_LVL_TIMER_4)
  308. #define INT_VEC_UART_2 IVEC_TO_INUM(INT_LVL_UART_2)
  309. #define INT_VEC_LCD IVEC_TO_INUM(INT_LVL_LCD)
  310. #define INT_VEC_DMA_0 IVEC_TO_INUM(INT_LVL_DMA_0)
  311. #define INT_VEC_DMA_1 IVEC_TO_INUM(INT_LVL_DMA_1)
  312. #define INT_VEC_DMA_2 IVEC_TO_INUM(INT_LVL_DMA_2)
  313. #define INT_VEC_DMA_3 IVEC_TO_INUM(INT_LVL_DMA_3)
  314. #define INT_VEC_SDI IVEC_TO_INUM(INT_LVL_SDI)
  315. #define INT_VEC_SPI_0 IVEC_TO_INUM(INT_LVL_SPI_0)
  316. #define INT_VEC_UART_1 IVEC_TO_INUM(INT_LVL_UART_1)
  317. /* Reserved 24 */
  318. #define INT_VEC_USBD IVEC_TO_INUM(INT_LVL_USBD)
  319. #define INT_VEC_USBH IVEC_TO_INUM(INT_LVL_USBH)
  320. #define INT_VEC_IIC IVEC_TO_INUM(INT_LVL_IIC)
  321. #define INT_VEC_UART_0 IVEC_TO_INUM(INT_LVL_UART_0)
  322. #define INT_VEC_SPI_1 IVEC_TO_INUM(INT_LVL_SPI_1)
  323. #define INT_VEC_RTC IVEC_TO_INUM(INT_LVL_RTC)
  324. #define INT_VEC_ADC IVEC_TO_INUM(INT_LVL_ADC)
  327. /* DMA for s3c2410x */
  328. #define rDISRC0 (0x4b000000)
  329. #define rDISRC1 (0x4b000040)
  330. #define rDISRC2 (0x4b000080)
  331. #define rDISRC3 (0x4b0000c0)
  332. #define rDISRC_MASK ((1<<31)-1)
  333. #define rDISRCC0 (0x4b000004)
  334. #define rDISRCC1 (0x4b000044)
  335. #define rDISRCC2 (0x4b000084)
  336. #define rDISRCC3 (0x4b0000c4)
  337. #define rDISRCC_INC_INC (0<<0)
  338. #define rDISRCC_INC_FIXED (1<<0)
  339. #define rDISRCC_LOC_AHB (0<<1)
  340. #define rDISRCC_LOC_APB (1<<1)
  341. #define rDIDST0 (0x4b000008)
  342. #define rDIDST1 (0x4b000048)
  343. #define rDIDST2 (0x4b000088)
  344. #define rDIDST3 (0x4b0000c8)
  345. #define rDIDST_MASK (rDISRC_MASK)
  346. #define rDIDSTC0 (0x4b00000c)
  347. #define rDIDSTC1 (0x4b00004c)
  348. #define rDIDSTC2 (0x4b00008c)
  349. #define rDIDSTC3 (0x4b0000cc)
  350. #define rDIDSTC_INC_INC rDISRCC_INC_INC
  351. #define rDIDSTC_INC_FIXED rDISRCC_INC_FIXED
  352. #define rDIDSTC_LOC_AHB rDISRCC_LOC_AHB
  353. #define rDIDSTC_LOC_APB rDISRCC_LOC_APB
  354. #define rDCON0 (0x4b000010)
  355. #define rDCON1 (0x4b000050)
  356. #define rDCON2 (0x4b000090)
  357. #define rDCON3 (0x4b0000d0)
  358. #define rDCON_TC_MASK ((1<<20)-1)
  359. #define rDCON_DSZ_8 (0<<20)
  360. #define rDCON_DSZ_16 (1<<20)
  361. #define rDCON_DSZ_32 (2<<20)
  362. #define rDCON_RELOAD_AUTO (0<<22)
  363. #define rDCON_RELOAD_OFF (1<<22)
  364. #define rDCON_SE_SW (0<<23)
  365. #define rDCON_SE_HW (1<<23)
  366. #define rDCON0_HWSRCSEL_nXDREQ0 (0<<24)
  367. #define rDCON0_HWSRCSEL_UART0 (1<<24)
  368. #define rDCON0_HWSRCSEL_SDI (2<<24)
  369. #define rDCON0_HWSRCSEL_TIMER (3<<24)
  370. #define rDCON_HWSRCSEL_USB (4<<24)
  371. #define rDCON1_HWSRCSEL_nXDREQ1 (0<<24)
  372. #define rDCON1_HWSRCSEL_UART1 (1<<24)
  373. #define rDCON1_HWSRCSEL_I2SSDI (2<<24)
  374. #define rDCON1_HWSRCSEL_SPI (3<<24)
  375. #define rDCON2_HWSRCSEL_I2SSDO (0<<24)
  376. #define rDCON2_HWSRCSEL_I2SSDI (1<<24)
  377. #define rDCON2_HWSRCSEL_SDI (2<<24)
  378. #define rDCON2_HWSRCSEL_TIMER (3<<24)
  379. #define rDCON3_HWSRCSEL_UART2 (0<<24)
  380. #define rDCON3_HWSRCSEL_SDI (1<<24)
  381. #define rDCON3_HWSRCSEL_SPI (2<<24)
  382. #define rDCON3_HWSRCSEL_TIMER (3<<24)
  383. #define rDCON_SERVMODE_SINGLE (0<<27)
  384. #define rDCON_SERVMODE_WHOLE (1<<27)
  385. #define rDCON_TSZ_ONE (0<<28)
  386. #define rDCON_TSZ_FOUR (1<<28)
  387. #define rDCON_INT_OFF (0<<29)
  388. #define rDCON_INT_ON (1<<29)
  389. #define rDCON_SYNC_APB (0<<30)
  390. #define rDCON_SYNC_AHB (1<<30)
  391. #define rDCON_DMD_MODE (0<<31)
  392. #define rDCON_HS_MODE (1<<31)
  393. #define rDCSRC0 (0x4b000018)
  394. #define rDCSRC1 (0x4b000058)
  395. #define rDCSRC2 (0x4b000098)
  396. #define rDCSRC3 (0x4b0000d8)
  397. #define rDCDST0 (0x4b00001c)
  398. #define rDCDST1 (0x4b00005c)
  399. #define rDCDST2 (0x4b00009c)
  400. #define rDCDST3 (0x4b0000dc)
  401. #define rDMASKTRIG0 (0x4b000020)
  402. #define rDMASKTRIG1 (0x4b000060)
  403. #define rDMASKTRIG2 (0x4b0000a0)
  404. #define rDMASKTRIG3 (0x4b0000e0)
  406. /* definitions for the s3c2410x UART */
  407. #define UART_XTAL_FREQ s3c2410x_PCLK /* UART baud rate clk freq */
  408. #define N_s3c2410x_UART_CHANNELS 2 /* number of AMBA UART chans */
  409. #define N_SIO_CHANNELS N_s3c2410x_UART_CHANNELS
  410. #define N_UART_CHANNELS N_s3c2410x_UART_CHANNELS
  413. #define UART_0_BASE_ADR 0x50000000 /* UART 0 base address */
  414. #define UART_1_BASE_ADR 0x50004000 /* UART 1 base address */
  416. /* definitions for the s3c2410x Timer */
  417. #define s3c2410x_TIMER_BASE 0x51000000 /* Address of base of timer */
  418. #define s3c2410x_TIMER0_BASE ((s3c2410x_TIMER_BASE) + 0x0c)
  419. #define s3c2410x_TIMER1_BASE ((s3c2410x_TIMER_BASE) + 0x18)
  420. #define s3c2410x_TIMER2_BASE ((s3c2410x_TIMER_BASE) + 0x24)
  421. #define s3c2410x_TIMER3_BASE ((s3c2410x_TIMER_BASE) + 0x30)
  422. #define s3c2410x_TIMER4_BASE ((s3c2410x_TIMER_BASE) + 0x3c)
  424. #define SYS_TIMER_BASE s3c2410x_TIMER0_BASE
  425. #define AUX_TIMER_BASE s3c2410x_TIMER1_BASE
  427. #define SYS_TIMER_INT_LVL (INT_LVL_TIMER_0)
  428. #define AUX_TIMER_INT_LVL (INT_LVL_TIMER_1)
  430. #define SYS_TIMER_INT_VEC (INT_VEC_TIMER_0)
  431. #define AUX_TIMER_INT_VEC (INT_VEC_TIMER_1)
  433. #define SYS_TIMER_CLK (s3c2410x_PCLK)
  434. #define AUX_TIMER_CLK (s3c2410x_PCLK)
  436. /* for timer base */
  437. #define OFFSET_TCFG0 (0x00)
  438. #define OFFSET_TCFG1 (0x04)
  439. #define OFFSET_TCON (0x08)
  440. /* for timerX base */
  441. #define OFFSET_TCNTB (0x00)
  442. #define OFFSET_TCMPB (0x04)
  443. #define OFFSET_TCNTO (0x08)
  445. /* Timer clock source frequency = (50*1000000)/(250x2) = 100 000 */
  446. #define TCFG0_INIT_VALUE (0x0000f9f9) /* prescaler0..1 = 249 + 1 */
  447. #define TCFG1_INIT_VALUE (0x00000000) /* MUX0..4 = 1/2 */
  449. /* bit for TCON */
  450. #define BIT_TIMER0_EN (1<<0)
  451. #define BIT_TIMER0_MU (1<<1)
  452. #define BIT_TIMER0_IV (1<<2)
  453. #define BIT_TIMER0_RE (1<<3)
  455. #define BIT_TIMER1_EN (1<<8)
  456. #define BIT_TIMER1_MU (1<<9)
  457. #define BIT_TIMER1_IV (1<<10)
  458. #define BIT_TIMER1_RE (1<<11)
  460. #define BIT_TIMER2_EN (1<<12)
  461. #define BIT_TIMER2_MU (1<<13)
  462. #define BIT_TIMER2_IV (1<<14)
  463. #define BIT_TIMER2_RE (1<<15)
  464. #define BIT_TIMER3_EN (1<<16)
  465. #define BIT_TIMER3_MU (1<<17)
  466. #define BIT_TIMER3_IV (1<<18)
  467. #define BIT_TIMER3_RE (1<<19)
  468. #define BIT_TIMER4_EN (1<<20)
  469. #define BIT_TIMER4_MU (1<<21)
  470. #define BIT_TIMER4_RE (1<<22)
  472. #define BIT_SYS_TIMER_EN BIT_TIMER0_EN
  473. #define BIT_SYS_TIMER_MU BIT_TIMER0_MU
  474. #define BIT_SYS_TIMER_IV BIT_TIMER0_IV
  475. #define BIT_SYS_TIMER_RE BIT_TIMER0_RE
  477. #define BIT_AUX_TIMER_EN BIT_TIMER1_EN
  478. #define BIT_AUX_TIMER_MU BIT_TIMER1_MU
  479. #define BIT_AUX_TIMER_IV BIT_TIMER1_IV
  480. #define BIT_AUX_TIMER_RE BIT_TIMER1_RE
  482. #define MASTER_TIMER_BASE s3c2410x_TIMER_BASE
  483. /*------------------------------------------------------------------------------------------------*/
  484. /* Bit field definitions */
  486. #define BIT0                            0x00000001
  487. #define BIT1                            0x00000002
  488. #define BIT2                            0x00000004
  489. #define BIT3                            0x00000008
  490. #define BIT4                            0x00000010
  491. #define BIT5                            0x00000020
  492. #define BIT6                            0x00000040
  493. #define BIT7                            0x00000080
  494. #define BIT8                            0x00000100
  495. #define BIT9                            0x00000200
  496. #define BIT10                           0x00000400
  497. #define BIT11                           0x00000800
  498. #define BIT12                           0x00001000
  499. #define BIT13                           0x00002000
  500. #define BIT14                           0x00004000
  501. #define BIT15                           0x00008000
  502. #define BIT16                           0x00010000
  503. #define BIT17                           0x00020000
  504. #define BIT18                           0x00040000
  505. #define BIT19                           0x00080000
  506. #define BIT20                           0x00100000
  507. #define BIT21 0x00200000
  508. #define BIT22 0x00400000
  509. #define BIT23 0x00800000
  510. #define BIT24 0x01000000
  511. #define BIT25 0x02000000
  512. #define BIT26 0x04000000
  513. #define BIT27 0x08000000
  514. #define BIT28 0x10000000
  515. #define BIT29 0x20000000
  516. #define BIT30 0x40000000
  517. #define BIT31 0x80000000
  519. /* Handy sizes */
  521. #define SZ_1K                           0x00000400
  522. #define SZ_4K                           0x00001000
  523. #define SZ_8K                           0x00002000
  524. #define SZ_16K                          0x00004000
  525. #define SZ_64K                          0x00010000
  526. #define SZ_128K                         0x00020000
  527. #define SZ_256K                         0x00040000
  528. #define SZ_512K                         0x00080000
  530. #define SZ_1M                           0x00100000
  531. #define SZ_2M                           0x00200000
  532. #define SZ_4M                           0x00400000
  533. #define SZ_8M                           0x00800000
  534. #define SZ_16M                          0x01000000
  535. #define SZ_32M                          0x02000000
  536. #define SZ_64M                          0x04000000
  537. #define SZ_128M                         0x08000000
  538. #define SZ_256M                         0x10000000
  539. #define SZ_512M                         0x20000000
  541. #define SZ_1G                           0x40000000
  542. #define SZ_2G                           0x80000000
  545. #ifdef __cplusplus
  546. }
  547. #endif
  549. #endif /* INCs3c2410xh */