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LPC2300.s
资源名称：ucosii2.52forlpc2366.rar　[点击查看]
上传用户：ssllxx2007
上传日期：2022-06-12
资源大小：784k
文件大小：20k
源码类别：

uCOS

开发平台：

C/C++

LPC2300.s：源码内容
  1. ;/*****************************************************************************/
  2. ;/* LPC2300.S: Startup file for Philips LPC2300 device series                 */
  3. ;/*****************************************************************************/
  4. ;/* <<< Use Configuration Wizard in Context Menu >>>                          */
  5. ;/*****************************************************************************/
  6. ;/* This file is part of the uVision/ARM development tools.                   */
  7. ;/* Copyright (c) 2006 Keil - An ARM Company. All rights reserved.            */
  8. ;/* This software may only be used under the terms of a valid, current,       */
  9. ;/* end user licence from KEIL for a compatible version of KEIL software      */
  10. ;/* development tools. Nothing else gives you the right to use this software. */
  11. ;/*****************************************************************************/
  14. ;/*
  15. ; *  The LPC2300.S code is executed after CPU Reset. This file may be 
  16. ; *  translated with the following SET symbols. In uVision these SET 
  17. ; *  symbols are entered under Options - ASM - Define.
  18. ; *
  19. ; *  REMAP: when set the startup code initializes the register MEMMAP 
  20. ; *  which overwrites the settings of the CPU configuration pins. The 
  21. ; *  startup and interrupt vectors are remapped from:
  22. ; *     0x00000000  default setting (not remapped)
  23. ; *     0x40000000  when RAM_MODE is used
  24. ; *
  25. ; *  RAM_MODE: when set the device is configured for code execution
  26. ; *  from on-chip RAM starting at address 0x40000000. 
  27. ; */
  30. ; Standard definitions of Mode bits and Interrupt (I & F) flags in PSRs
  32. Mode_USR        EQU     0x10
  33. Mode_FIQ        EQU     0x11
  34. Mode_IRQ        EQU     0x12
  35. Mode_SVC        EQU     0x13
  36. Mode_ABT        EQU     0x17
  37. Mode_UND        EQU     0x1B
  38. Mode_SYS        EQU     0x1F
  40. I_Bit           EQU     0x80            ; when I bit is set, IRQ is disabled
  41. F_Bit           EQU     0x40            ; when F bit is set, FIQ is disabled
  44. ;// <h> Stack Configuration (Stack Sizes in Bytes)
  45. ;//   <o0> Undefined Mode      <0x0-0xFFFFFFFF:8>
  46. ;//   <o1> Supervisor Mode     <0x0-0xFFFFFFFF:8>
  47. ;//   <o2> Abort Mode          <0x0-0xFFFFFFFF:8>
  48. ;//   <o3> Fast Interrupt Mode <0x0-0xFFFFFFFF:8>
  49. ;//   <o4> Interrupt Mode      <0x0-0xFFFFFFFF:8>
  50. ;//   <o5> User/System Mode    <0x0-0xFFFFFFFF:8>
  51. ;// </h>
  53. UND_Stack_Size  EQU     0x00000000
  54. SVC_Stack_Size  EQU     0x00000008
  55. ABT_Stack_Size  EQU     0x00000000
  56. FIQ_Stack_Size  EQU     0x00000000
  57. IRQ_Stack_Size  EQU     0x00000100
  58. USR_Stack_Size  EQU     0x00000400
  60. Stack_Size      EQU     (UND_Stack_Size + SVC_Stack_Size + ABT_Stack_Size + 
  61.                          FIQ_Stack_Size + IRQ_Stack_Size + USR_Stack_Size)
  63.                 AREA    STACK, NOINIT, READWRITE, ALIGN=3
  64. Stack_Mem       SPACE   Stack_Size
  66. Stack_Top       EQU     Stack_Mem + Stack_Size
  69. ;// <h> Heap Configuration
  70. ;//   <o>  Heap Size (in Bytes) <0x0-0xFFFFFFFF>
  71. ;// </h>
  73. Heap_Size       EQU     0x00000000
  75.                 AREA    HEAP, NOINIT, READWRITE, ALIGN=3
  76. Heap_Mem        SPACE   Heap_Size
  79. ; System Control Block (SCB) Module Definitions
  80. SCB_BASE        EQU     0xE01FC000      ; SCB Base Address
  81. PLLCON_OFS      EQU     0x80            ; PLL Control Offset
  82. PLLCFG_OFS      EQU     0x84            ; PLL Configuration Offset
  83. PLLSTAT_OFS     EQU     0x88            ; PLL Status Offset
  84. PLLFEED_OFS     EQU     0x8C            ; PLL Feed Offset
  85. CCLKCFG_OFS     EQU     0x104           ; CPU Clock Divider Reg Offset
  86. USBCLKCFG_OFS   EQU     0x108           ; USB Clock Divider Reg Offset
  87. CLKSRCSEL_OFS   EQU     0x10C           ; Clock Source Sel Reg Offset
  88. SCS_OFS         EQU     0x1A0           ; Sys Control and Status Reg Offset
  89. PCLKSEL0_OFS    EQU     0x1A8           ; Periph Clock Sel Reg 0 Offset
  90. PCLKSEL1_OFS    EQU     0x1AC           ; Periph Clock Sel Reg 0 Offset
  92. ; Constants
  93. OSCRANGE        EQU     (1<<4)          ; Oscillator Range Select
  94. OSCEN           EQU     (1<<5)          ; Main oscillator Enable
  95. OSCSTAT         EQU     (1<<6)          ; Main Oscillator Status
  96. PLLCON_PLLE     EQU     (1<<0)          ; PLL Enable
  97. PLLCON_PLLC     EQU     (1<<1)          ; PLL Connect
  98. PLLSTAT_M       EQU     (0x7FFF<<0)     ; PLL M Value
  99. PLLSTAT_N       EQU     (0xFF<<16)      ; PLL N Value
  100. PLLSTAT_PLOCK   EQU     (1<<26)         ; PLL Lock Status
  102. ;// <e> Clock Setup
  103. ;//   <h> System Controls and Status Register (SYS)
  104. ;//     <o1.4>    OSCRANGE: Main Oscillator Range Select
  105. ;//                     <0=>  1 MHz to 20 MHz
  106. ;//                     <1=> 15 MHz to 24 MHz
  107. ;//     <e1.5>       OSCEN: Main Oscillator Enable
  108. ;//     </e>
  109. ;//   </h>
  110. ;//
  111. ;//   <h> PLL Clock Source Select Register (CLKSRCSEL)
  112. ;//     <o2.0..1>   CLKSRC: PLL Clock Source Selection
  113. ;//                     <0=> Internal RC oscillator
  114. ;//                     <1=> Main oscillator
  115. ;//                     <1=> RTC oscillator
  116. ;//   </h>
  117. ;//
  118. ;//   <h> PLL Configuration Register (PLLCFG)
  119. ;//                     <i> PLL_clk = (2* M * PLL_clk_src) / N
  120. ;//     <o3.0..14>    MSEL: PLL Multiplier Selection
  121. ;//                     <1-32768><#-1>
  122. ;//                     <i> M Value
  123. ;//     <o3.16..23>   NSEL: PLL Divider Selection
  124. ;//                     <1-256><#-1>
  125. ;//                     <i> N Value
  126. ;//   </h>
  127. ;//
  128. ;//   <h> CPU Clock Configuration Register (CCLKCFG)
  129. ;//     <o4.0..7>  CCLKSEL: Divide Value for CPU Clock from PLL
  130. ;//                     <1-256><#-1>
  131. ;//   </h>
  132. ;//
  133. ;//   <h> USB Clock Configuration Register (USBCLKCFG)
  134. ;//     <o5.0..3>   USBSEL: Divide Value for USB Clock from PLL
  135. ;//                     <1-16><#-1>
  136. ;//   </h>
  137. ;//
  138. ;//   <h> Peripheral Clock Selection Register 0 (PCLKSEL0)
  139. ;//     <o6.0..1>      PCLK_WDT: Peripheral Clock Selection for WDT
  140. ;//                     <0=> Pclk = Cclk / 4
  141. ;//                     <1=> Pclk = Cclk
  142. ;//                     <2=> Pclk = Cclk / 2
  143. ;//                     <3=> Pclk = Cclk / 8
  144. ;//     <o6.2..3>   PCLK_TIMER0: Peripheral Clock Selection for TIMER0
  145. ;//                     <0=> Pclk = Cclk / 4
  146. ;//                     <1=> Pclk = Cclk
  147. ;//                     <2=> Pclk = Cclk / 2
  148. ;//                     <3=> Pclk = Cclk / 8
  149. ;//     <o6.4..5>   PCLK_TIMER1: Peripheral Clock Selection for TIMER1
  150. ;//                     <0=> Pclk = Cclk / 4
  151. ;//                     <1=> Pclk = Cclk
  152. ;//                     <2=> Pclk = Cclk / 2
  153. ;//                     <3=> Pclk = Cclk / 8
  154. ;//     <o6.6..7>    PCLK_UART0: Peripheral Clock Selection for UART0
  155. ;//                     <0=> Pclk = Cclk / 4
  156. ;//                     <1=> Pclk = Cclk
  157. ;//                     <2=> Pclk = Cclk / 2
  158. ;//                     <3=> Pclk = Cclk / 8
  159. ;//     <o6.8..9>    PCLK_UART1: Peripheral Clock Selection for UART1
  160. ;//                     <0=> Pclk = Cclk / 4
  161. ;//                     <1=> Pclk = Cclk
  162. ;//                     <2=> Pclk = Cclk / 2
  163. ;//                     <3=> Pclk = Cclk / 8
  164. ;//     <o6.10..11>   PCLK_PWM0: Peripheral Clock Selection for PWM0
  165. ;//                     <0=> Pclk = Cclk / 4
  166. ;//                     <1=> Pclk = Cclk
  167. ;//                     <2=> Pclk = Cclk / 2
  168. ;//                     <3=> Pclk = Cclk / 8
  169. ;//     <o6.12..13>   PCLK_PWM1: Peripheral Clock Selection for PWM1
  170. ;//                     <0=> Pclk = Cclk / 4
  171. ;//                     <1=> Pclk = Cclk
  172. ;//                     <2=> Pclk = Cclk / 2
  173. ;//                     <3=> Pclk = Cclk / 8
  174. ;//     <o6.14..15>   PCLK_I2C0: Peripheral Clock Selection for I2C0
  175. ;//                     <0=> Pclk = Cclk / 4
  176. ;//                     <1=> Pclk = Cclk
  177. ;//                     <2=> Pclk = Cclk / 2
  178. ;//                     <3=> Pclk = Cclk / 8
  179. ;//     <o6.16..17>    PCLK_SPI: Peripheral Clock Selection for SPI
  180. ;//                     <0=> Pclk = Cclk / 4
  181. ;//                     <1=> Pclk = Cclk
  182. ;//                     <2=> Pclk = Cclk / 2
  183. ;//                     <3=> Pclk = Cclk / 8
  184. ;//     <o6.18..19>    PCLK_RTC: Peripheral Clock Selection for RTC
  185. ;//                     <0=> Pclk = Cclk / 4
  186. ;//                     <1=> Pclk = Cclk
  187. ;//                     <2=> Pclk = Cclk / 2
  188. ;//                     <3=> Pclk = Cclk / 8
  189. ;//     <o6.20..21>   PCLK_SSP1: Peripheral Clock Selection for SSP1
  190. ;//                     <0=> Pclk = Cclk / 4
  191. ;//                     <1=> Pclk = Cclk
  192. ;//                     <2=> Pclk = Cclk / 2
  193. ;//                     <3=> Pclk = Cclk / 8
  194. ;//     <o6.22..23>    PCLK_DAC: Peripheral Clock Selection for DAC
  195. ;//                     <0=> Pclk = Cclk / 4
  196. ;//                     <1=> Pclk = Cclk
  197. ;//                     <2=> Pclk = Cclk / 2
  198. ;//                     <3=> Pclk = Cclk / 8
  199. ;//     <o6.24..25>    PCLK_ADC: Peripheral Clock Selection for ADC
  200. ;//                     <0=> Pclk = Cclk / 4
  201. ;//                     <1=> Pclk = Cclk
  202. ;//                     <2=> Pclk = Cclk / 2
  203. ;//                     <3=> Pclk = Cclk / 8
  204. ;//     <o6.26..27>   PCLK_CAN1: Peripheral Clock Selection for CAN1
  205. ;//                     <0=> Pclk = Cclk / 4
  206. ;//                     <1=> Pclk = Cclk
  207. ;//                     <2=> Pclk = Cclk / 2
  208. ;//                     <3=> Pclk = Cclk / 6
  209. ;//     <o6.28..29>   PCLK_CAN2: Peripheral Clock Selection for CAN2
  210. ;//                     <0=> Pclk = Cclk / 4
  211. ;//                     <1=> Pclk = Cclk
  212. ;//                     <2=> Pclk = Cclk / 2
  213. ;//                     <3=> Pclk = Cclk / 6
  214. ;//     <o6.30..31>    PCLK_ACF: Peripheral Clock Selection for ACF
  215. ;//                     <0=> Pclk = Cclk / 4
  216. ;//                     <1=> Pclk = Cclk
  217. ;//                     <2=> Pclk = Cclk / 2
  218. ;//                     <3=> Pclk = Cclk / 6
  219. ;//   </h>
  220. ;//
  221. ;//   <h> Peripheral Clock Selection Register 1 (PCLKSEL1)
  222. ;//     <o7.0..1>  PCLK_BAT_RAM: Peripheral Clock Selection for the Battery Supported RAM
  223. ;//                     <0=> Pclk = Cclk / 4
  224. ;//                     <1=> Pclk = Cclk
  225. ;//                     <2=> Pclk = Cclk / 2
  226. ;//                     <3=> Pclk = Cclk / 8
  227. ;//     <o7.2..3>     PCLK_GPIO: Peripheral Clock Selection for GPIOs
  228. ;//                     <0=> Pclk = Cclk / 4
  229. ;//                     <1=> Pclk = Cclk
  230. ;//                     <2=> Pclk = Cclk / 2
  231. ;//                     <3=> Pclk = Cclk / 8
  232. ;//     <o7.4..5>      PCLK_PCB: Peripheral Clock Selection for Pin Connect Block
  233. ;//                     <0=> Pclk = Cclk / 4
  234. ;//                     <1=> Pclk = Cclk
  235. ;//                     <2=> Pclk = Cclk / 2
  236. ;//                     <3=> Pclk = Cclk / 8
  237. ;//     <o7.6..7>     PCLK_I2C1: Peripheral Clock Selection for I2C1
  238. ;//                     <0=> Pclk = Cclk / 4
  239. ;//                     <1=> Pclk = Cclk
  240. ;//                     <2=> Pclk = Cclk / 2
  241. ;//                     <3=> Pclk = Cclk / 8
  242. ;//     <o7.10..11>   PCLK_SSP0: Peripheral Clock Selection for SSP0
  243. ;//                     <0=> Pclk = Cclk / 4
  244. ;//                     <1=> Pclk = Cclk
  245. ;//                     <2=> Pclk = Cclk / 2
  246. ;//                     <3=> Pclk = Cclk / 8
  247. ;//     <o7.12..13> PCLK_TIMER2: Peripheral Clock Selection for TIMER2
  248. ;//                     <0=> Pclk = Cclk / 4
  249. ;//                     <1=> Pclk = Cclk
  250. ;//                     <2=> Pclk = Cclk / 2
  251. ;//                     <3=> Pclk = Cclk / 8
  252. ;//     <o7.14..15> PCLK_TIMER3: Peripheral Clock Selection for TIMER3
  253. ;//                     <0=> Pclk = Cclk / 4
  254. ;//                     <1=> Pclk = Cclk
  255. ;//                     <2=> Pclk = Cclk / 2
  256. ;//                     <3=> Pclk = Cclk / 8
  257. ;//     <o7.16..17>  PCLK_UART2: Peripheral Clock Selection for UART2
  258. ;//                     <0=> Pclk = Cclk / 4
  259. ;//                     <1=> Pclk = Cclk
  260. ;//                     <2=> Pclk = Cclk / 2
  261. ;//                     <3=> Pclk = Cclk / 8
  262. ;//     <o7.18..19>  PCLK_UART3: Peripheral Clock Selection for UART3
  263. ;//                     <0=> Pclk = Cclk / 4
  264. ;//                     <1=> Pclk = Cclk
  265. ;//                     <2=> Pclk = Cclk / 2
  266. ;//                     <3=> Pclk = Cclk / 8
  267. ;//     <o7.20..21>   PCLK_I2C2: Peripheral Clock Selection for I2C2
  268. ;//                     <0=> Pclk = Cclk / 4
  269. ;//                     <1=> Pclk = Cclk
  270. ;//                     <2=> Pclk = Cclk / 2
  271. ;//                     <3=> Pclk = Cclk / 8
  272. ;//     <o7.22..23>    PCLK_I2S: Peripheral Clock Selection for I2S
  273. ;//                     <0=> Pclk = Cclk / 4
  274. ;//                     <1=> Pclk = Cclk
  275. ;//                     <2=> Pclk = Cclk / 2
  276. ;//                     <3=> Pclk = Cclk / 8
  277. ;//     <o7.24..25>    PCLK_MCI: Peripheral Clock Selection for MCI
  278. ;//                     <0=> Pclk = Cclk / 4
  279. ;//                     <1=> Pclk = Cclk
  280. ;//                     <2=> Pclk = Cclk / 2
  281. ;//                     <3=> Pclk = Cclk / 8
  282. ;//     <o7.28..29> PCLK_SYSCON: Peripheral Clock Selection for System Control Block
  283. ;//                     <0=> Pclk = Cclk / 4
  284. ;//                     <1=> Pclk = Cclk
  285. ;//                     <2=> Pclk = Cclk / 2
  286. ;//                     <3=> Pclk = Cclk / 8
  287. ;//   </h>
  288. ;// </e>
  289. CLOCK_SETUP     EQU     1
  290. SCS_Val         EQU     0x00000020
  291. CLKSRCSEL_Val   EQU     0x00000001
  292. PLLCFG_Val      EQU     0x0000000B
  293. CCLKCFG_Val     EQU     0x00000004
  294. USBCLKCFG_Val   EQU     0x00000005
  295. PCLKSEL0_Val    EQU     0x00000000
  296. PCLKSEL1_Val    EQU     0x00000000
  299. ; Memory Accelerator Module (MAM) definitions
  300. MAM_BASE        EQU     0xE01FC000      ; MAM Base Address
  301. MAMCR_OFS       EQU     0x00            ; MAM Control Offset
  302. MAMTIM_OFS      EQU     0x04            ; MAM Timing Offset
  304. ;// <e> MAM Setup
  305. ;//   <o1.0..1>   MAM Control
  306. ;//               <0=> Disabled
  307. ;//               <1=> Partially Enabled
  308. ;//               <2=> Fully Enabled
  309. ;//               <i> Mode
  310. ;//   <o2.0..2>   MAM Timing
  311. ;//               <0=> Reserved  <1=> 1   <2=> 2   <3=> 3
  312. ;//               <4=> 4         <5=> 5   <6=> 6   <7=> 7
  313. ;//               <i> Fetch Cycles
  314. ;// </e>
  315. MAM_SETUP       EQU     1
  316. MAMCR_Val       EQU     0x00000002
  317. MAMTIM_Val      EQU     0x00000004
  320. ; Area Definition and Entry Point
  321. ;  Startup Code must be linked first at Address at which it expects to run.
  323.                 AREA    RESET, CODE, READONLY
  324.                 ARM
  327. ; Exception Vectors
  328. ;  Mapped to Address 0.
  329. ;  Absolute addressing mode must be used.
  330. ;  Dummy Handlers are implemented as infinite loops which can be modified.
  332. Vectors         LDR     PC, Reset_Addr         
  333.                 LDR     PC, Undef_Addr
  334.                 LDR     PC, SWI_Addr
  335.                 LDR     PC, PAbt_Addr
  336.                 LDR     PC, DAbt_Addr
  337.                 NOP                            ; Reserved Vector 
  338. ;               LDR     PC, IRQ_Addr
  339.                 LDR     PC, [PC, #-0x0120]     ; Vector from VicVectAddr
  340.                 LDR     PC, FIQ_Addr
  342. Reset_Addr      DCD     Reset_Handler
  343. Undef_Addr      DCD     Undef_Handler
  344. SWI_Addr        DCD     SWI_Handler
  345. PAbt_Addr       DCD     PAbt_Handler
  346. DAbt_Addr       DCD     DAbt_Handler
  347.                 DCD     0                      ; Reserved Address 
  348. IRQ_Addr        DCD     IRQ_Handler
  349. FIQ_Addr        DCD     FIQ_Handler
  351. Undef_Handler   B       Undef_Handler
  352. SWI_Handler     B       SWI_Handler
  353. PAbt_Handler    B       PAbt_Handler
  354. DAbt_Handler    B       DAbt_Handler
  355. IRQ_Handler     B       IRQ_Handler
  356. FIQ_Handler     B       FIQ_Handler
  359. ; Reset Handler
  361.                 EXPORT  Reset_Handler
  362. Reset_Handler   
  365. ; Setup Clock
  366.                 IF      CLOCK_SETUP != 0
  367.                 LDR     R0, =SCB_BASE
  368.                 MOV     R1, #0xAA
  369.                 MOV     R2, #0x55
  371. ;  Configure and Enable PLL
  372.                 LDR     R3, =SCS_Val          ; Enable main oscillator
  373.                 STR     R3, [R0, #SCS_OFS] 
  375.                 IF      (SCS_Val:AND:OSCEN) != 0  
  376. OSC_Loop        LDR     R3, [R0, #SCS_OFS]    ; Wait for main osc stabilize
  377.                 ANDS    R3, R3, #OSCSTAT
  378.                 BEQ     OSC_Loop
  379.                 ENDIF
  381.                 LDR     R3, =CLKSRCSEL_Val    ; Select PLL source clock
  382.                 STR     R3, [R0, #CLKSRCSEL_OFS] 
  383.                 LDR     R3, =PLLCFG_Val
  384.                 STR     R3, [R0, #PLLCFG_OFS] 
  385.                 STR     R1, [R0, #PLLFEED_OFS]
  386.                 STR     R2, [R0, #PLLFEED_OFS]
  387.                 MOV     R3, #PLLCON_PLLE
  388.                 STR     R3, [R0, #PLLCON_OFS]
  389.                 STR     R1, [R0, #PLLFEED_OFS]
  390.                 STR     R2, [R0, #PLLFEED_OFS]
  392. ;  Wait until PLL Locked
  393. PLL_Loop        LDR     R3, [R0, #PLLSTAT_OFS]
  394.                 ANDS    R3, R3, #PLLSTAT_PLOCK
  395.                 BEQ     PLL_Loop
  397. M_N_Lock        LDR     R3, [R0, #PLLSTAT_OFS]
  398.                 LDR     R4, =(PLLSTAT_M:OR:PLLSTAT_N)
  399.                 AND     R3, R3, R4
  400.                 LDR     R4, =PLLCFG_Val
  401.                 EORS    R3, R3, R4
  402.                 BNE     M_N_Lock
  404. ;  Setup CPU clock divider
  405.                 MOV     R3, #CCLKCFG_Val
  406.                 STR     R3, [R0, #CCLKCFG_OFS]
  408. ;  Setup USB clock divider
  409.                 LDR     R3, =USBCLKCFG_Val
  410.                 STR     R3, [R0, #USBCLKCFG_OFS]
  412. ;  Setup Peripheral Clock
  413.                 LDR     R3, =PCLKSEL0_Val
  414.                 STR     R3, [R0, #PCLKSEL0_OFS]
  415.                 LDR     R3, =PCLKSEL1_Val
  416.                 STR     R3, [R0, #PCLKSEL1_OFS]
  418. ;  Switch to PLL Clock
  419.                 MOV     R3, #(PLLCON_PLLE:OR:PLLCON_PLLC)
  420.                 STR     R3, [R0, #PLLCON_OFS]
  421.                 STR     R1, [R0, #PLLFEED_OFS]
  422.                 STR     R2, [R0, #PLLFEED_OFS]
  423.                 ENDIF   ; CLOCK_SETUP
  426. ; Setup MAM
  427.                 IF      MAM_SETUP != 0
  428.                 LDR     R0, =MAM_BASE
  429.                 MOV     R1, #MAMTIM_Val
  430.                 STR     R1, [R0, #MAMTIM_OFS] 
  431.                 MOV     R1, #MAMCR_Val
  432.                 STR     R1, [R0, #MAMCR_OFS] 
  433.                 ENDIF   ; MAM_SETUP
  436. ; Memory Mapping (when Interrupt Vectors are in RAM)
  437. MEMMAP          EQU     0xE01FC040      ; Memory Mapping Control
  438.                 IF      :DEF:REMAP
  439.                 LDR     R0, =MEMMAP
  440.                 IF      :DEF:RAM_MODE
  441.                 MOV     R1, #2
  442.                 ELSE
  443.                 MOV     R1, #1
  444.                 ENDIF
  445.                 STR     R1, [R0]
  446.                 ENDIF
  449. ; Initialise Interrupt System
  450. ;  ...
  453. ; Setup Stack for each mode
  455.                 LDR     R0, =Stack_Top
  457. ;  Enter Undefined Instruction Mode and set its Stack Pointer
  458.                 MSR     CPSR_c, #Mode_UND:OR:I_Bit:OR:F_Bit
  459.                 MOV     SP, R0
  460.                 SUB     R0, R0, #UND_Stack_Size
  462. ;  Enter Abort Mode and set its Stack Pointer
  463.                 MSR     CPSR_c, #Mode_ABT:OR:I_Bit:OR:F_Bit
  464.                 MOV     SP, R0
  465.                 SUB     R0, R0, #ABT_Stack_Size
  467. ;  Enter FIQ Mode and set its Stack Pointer
  468.                 MSR     CPSR_c, #Mode_FIQ:OR:I_Bit:OR:F_Bit
  469.                 MOV     SP, R0
  470.                 SUB     R0, R0, #FIQ_Stack_Size
  472. ;  Enter IRQ Mode and set its Stack Pointer
  473.                 MSR     CPSR_c, #Mode_IRQ:OR:I_Bit:OR:F_Bit
  474.                 MOV     SP, R0
  475.                 SUB     R0, R0, #IRQ_Stack_Size
  477. ;  Enter Supervisor Mode and set its Stack Pointer
  478.                 MSR     CPSR_c, #Mode_SVC:OR:I_Bit:OR:F_Bit
  479.                 MOV     SP, R0
  480.                 SUB     R0, R0, #SVC_Stack_Size
  482. ;  Enter User Mode and set its Stack Pointer
  483.                 MSR     CPSR_c, #Mode_USR
  484.                 MOV     SP, R0
  485.                 SUB     SL, SP, #USR_Stack_Size
  488. ; Enter the C code
  490.                 IMPORT  __main
  491.                 LDR     R0, =__main
  492.                 BX      R0
  495. ; User Initial Stack & Heap
  496.                 AREA    |.text|, CODE, READONLY
  498.                 IMPORT  __use_two_region_memory
  499.                 EXPORT  __user_initial_stackheap
  500. __user_initial_stackheap
  502.                 LDR     R0, =  Heap_Mem
  503.                 LDR     R1, =(Stack_Mem + USR_Stack_Size)
  504.                 LDR     R2, = (Heap_Mem +      Heap_Size)
  505.                 LDR     R3, = Stack_Mem
  506.                 BX      LR
  509.                 END