开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > uCOS > 查看源码
reg2410.h
资源名称：armucosmenu.rar　[点击查看]
上传用户：wealth48
上传日期：2022-06-24
资源大小：1701k
文件大小：9k
源码类别：

uCOS

开发平台：

C/C++

reg2410.h：源码内容
  1. /***************************************************************************
  2. Copyright (c) 2004-2007 threewater@up-tech.com, All rights reserved.
  3. by threewter 2004.4.26
  4. ***************************************************************************/
  7. /***************************************************************************
  8.     #说明: s3c2410 寄存器定义
  9. ----------------------------------  Bug  --------------------------------------
  11. ----------------------------------  TODO list  --------------------------------------
  13. ----------------------------------修正--------------------------------------
  14. 2004-4-26 创建
  16. ***************************************************************************/
  17. #ifndef __REG2410_H__
  18. #define __REG2410_H__
  20. #include "../inc/macro.h"
  21. #include "gpio.h"
  22. #include "cpu.h"
  24. #define SDRAM_BASE 0x30000000
  25. #define SDRAM_SIZE (64*SIZE_1MB)
  27. //串口地址定义
  28. #define UART_CTL_BASE 0x50000000
  29. #define UART0_CTL_BASE UART_CTL_BASE
  30. #define UART1_CTL_BASE UART_CTL_BASE + 0x4000
  31. #define UART2_CTL_BASE UART_CTL_BASE + 0x8000
  32. #define bUART(x, Nb) __REG(UART_CTL_BASE + (x)*0x4000 + (Nb))
  33. /* Offset */
  34. #define oULCON 0x00 /* R/W, UART line control register */
  35. #define oUCON 0x04 /* R/W, UART control register */
  36. #define oUFCON 0x08 /* R/W, UART FIFO control register */
  37. #define oUMCON 0x0C /* R/W, UART modem control register */
  38. #define oUTRSTAT 0x10 /* R  , UART Tx/Rx status register */
  39. #define oUERSTAT 0x14 /* R  , UART Rx error status register */
  40. #define oUFSTAT 0x18 /* R  , UART FIFO status register */
  41. #define oUMSTAT 0x1C /* R  , UART Modem status register */
  42. #define oUTXHL 0x20 /*   W, UART transmit(little-end) buffer */
  43. #define oUTXHB 0x23 /*   W, UART transmit(big-end) buffer */
  44. #define oURXHL 0x24 /* R  , UART receive(little-end) buffer */
  45. #define oURXHB 0x27 /* R  , UART receive(big-end) buffer */
  46. #define oUBRDIV 0x28 /* R/W, Baud rate divisor register */
  48. //时钟
  49. #define CLK_CTL_BASE 0x4C000000
  50. #define bCLKCTL(Nb) __REG(CLK_CTL_BASE + (Nb))
  51. /* Offset */
  52. #define oLOCKTIME 0x00 /* R/W, PLL lock time count register */
  53. #define oMPLLCON 0x04 /* R/W, MPLL configuration register */
  54. #define oUPLLCON 0x08 /* R/W, UPLL configuration register */
  55. #define oCLKCON 0x0C /* R/W, Clock generator control reg. */
  56. #define oCLKSLOW 0x10 /* R/W, Slow clock control register */
  57. #define oCLKDIVN 0x14 /* R/W, Clock divider control */
  58. /* Registers */
  59. #define rLOCKTIME bCLKCTL(oLOCKTIME)
  60. #define rMPLLCON bCLKCTL(oMPLLCON)
  61. #define rUPLLCON bCLKCTL(oUPLLCON)
  62. #define rCLKCON bCLKCTL(oCLKCON)
  63. #define rCLKSLOW bCLKCTL(oCLKSLOW)
  64. #define rCLKDIVN bCLKCTL(oCLKDIVN)
  65. /* Fields */
  66. #define fPLL_MDIV Fld(8,12)
  67. #define fPLL_PDIV Fld(6,4)
  68. #define fPLL_SDIV Fld(2,0)
  69. /* bits */
  70. #define CLKCON_SPI (1<<18)
  71. #define CLKCON_IIS (1<<17)
  72. #define CLKCON_IIC (1<<16)
  73. #define CLKCON_ADC (1<<15)
  74. #define CLKCON_RTC (1<<14)
  75. #define CLKCON_GPIO (1<<13)
  76. #define CLKCON_UART2 (1<<12)
  77. #define CLKCON_UART1 (1<<11)
  78. #define CLKCON_UART0 (1<<10)
  79. #define CLKCON_SDI (1<<9)
  80. #define CLKCON_PWM (1<<8)
  81. #define CLKCON_USBD (1<<7)
  82. #define CLKCON_USBH (1<<6)
  83. #define CLKCON_LCDC (1<<5)
  84. #define CLKCON_NAND (1<<4)
  85. #define CLKCON_POWEROFF (1<<3)
  86. #define CLKCON_IDLE (1<<2)
  89. // PWM Timer
  90. #define TIMER_BASE 0x51000000
  91. #define rTCFG0 __REG(TIMER_BASE) //Timer 0 configuration
  92. #define rTCFG1 __REG(TIMER_BASE+0x4) //Timer 1 configuration
  93. #define rTCON __REG(TIMER_BASE+0x8) //Timer control
  94. #define rTCNTB0 __REG(TIMER_BASE+0xc) //Timer count buffer 0
  95. #define rTCMPB0 __REG(TIMER_BASE+0x10) //Timer compare buffer 0
  96. #define rTCNTO0 __REG(TIMER_BASE+0x14) //Timer count observation 0
  97. #define rTCNTB1 __REG(TIMER_BASE+0x18) //Timer count buffer 1
  98. #define rTCMPB1 __REG(TIMER_BASE+0x1c) //Timer compare buffer 1
  99. #define rTCNTO1 __REG(TIMER_BASE+0x20) //Timer count observation 1
  100. #define rTCNTB2 __REG(TIMER_BASE+0x24) //Timer count buffer 2
  101. #define rTCMPB2 __REG(TIMER_BASE+0x28) //Timer compare buffer 2
  102. #define rTCNTO2 __REG(TIMER_BASE+0x2c) //Timer count observation 2
  103. #define rTCNTB3 __REG(TIMER_BASE+0x30) //Timer count buffer 3
  104. #define rTCMPB3 __REG(TIMER_BASE+0x34) //Timer compare buffer 3
  105. #define rTCNTO3 __REG(TIMER_BASE+0x38) //Timer count observation 3
  106. #define rTCNTB4 __REG(TIMER_BASE+0x3c) //Timer count buffer 4
  107. #define rTCNTO4 __REG(TIMER_BASE+0x40) //Timer count observation 4
  109. #define TCON_4_AUTO (1 << 22) /* auto reload on/off for Timer 4 */
  110. #define TCON_4_UPDATE (1 << 21) /* manual Update TCNTB4 */
  111. #define TCON_4_ONOFF (1 << 20) /* 0: Stop, 1: start Timer 4 */
  112. #define TCON_3_AUTO     (1 << 19)       /* auto reload on/off for Timer 3 */
  113. #define TCON_3_INVERT   (1 << 18)       /* 1: Inverter on for TOUT3 */
  114. #define TCON_3_MAN      (1 << 17)       /* manual Update TCNTB3,TCMPB3 */
  115. #define TCON_3_ONOFF    (1 << 16)       /* 0: Stop, 1: start Timer 3 */
  116. #define TCON_2_AUTO     (1 << 15)       /* auto reload on/off for Timer 3 */
  117. #define TCON_2_INVERT   (1 << 14)       /* 1: Inverter on for TOUT3 */
  118. #define TCON_2_MAN      (1 << 13)       /* manual Update TCNTB3,TCMPB3 */
  119. #define TCON_2_ONOFF    (1 << 12)       /* 0: Stop, 1: start Timer 3 */
  120. #define TCON_1_AUTO     (1 << 11)       /* auto reload on/off for Timer 3 */
  121. #define TCON_1_INVERT   (1 << 10)       /* 1: Inverter on for TOUT3 */
  122. #define TCON_1_MAN      (1 << 9)       /* manual Update TCNTB3,TCMPB3 */
  123. #define TCON_1_ONOFF    (1 << 8)       /* 0: Stop, 1: start Timer 3 */
  124. #define TCON_0_AUTO     (1 << 3)       /* auto reload on/off for Timer 3 */
  125. #define TCON_0_INVERT   (1 << 2)       /* 1: Inverter on for TOUT3 */
  126. #define TCON_0_MAN      (1 << 1)       /* manual Update TCNTB3,TCMPB3 */
  127. #define TCON_0_ONOFF    (1 << 0)       /* 0: Stop, 1: start Timer 3 */
  129. // WATCH DOG TIMER
  130. #define WATCHDOG_BASE 0x53000000
  131. #define rWTCON __REG(WATCHDOG_BASE) //Watch-dog timer mode
  132. #define rWTDAT __REG(WATCHDOG_BASE+4) //Watch-dog timer data
  133. #define rWTCNT __REG(WATCHDOG_BASE+8) //Eatch-dog timer count
  135. // INTERRUPT
  136. #define INTERRUPT_BASE 0x4a000000
  137. #define rSRCPND __REG(INTERRUPT_BASE) //Interrupt request status
  138. #define rINTMOD __REG(INTERRUPT_BASE+0x4) //Interrupt mode control
  139. #define rINTMSK __REG(INTERRUPT_BASE+0x8) //Interrupt mask control
  140. #define rPRIORITY __REG(INTERRUPT_BASE+0xc) //IRQ priority control
  141. #define rINTPND __REG(INTERRUPT_BASE+0x10) //Interrupt request status
  142. #define rINTOFFSET __REG(INTERRUPT_BASE+0x14) //Interruot request source offset
  143. #define rSUBSRCPND __REG(INTERRUPT_BASE+0x18) //Sub source pending
  144. #define rINTSUBMSK __REG(INTERRUPT_BASE+0x1c) //Interrupt sub mask
  146. //LCD
  147. #define bLCD_CTL(Nb) __REG(0x4d000000 + (Nb))
  148. #define rLCDCON1 bLCD_CTL(0x00)
  149. #define rLCDCON2 bLCD_CTL(0x04)
  150. #define rLCDCON3 bLCD_CTL(0x08)
  151. #define rLCDCON4 bLCD_CTL(0x0c)
  152. #define rLCDCON5 bLCD_CTL(0x10)
  153. #define rLCDADDR1 bLCD_CTL(0x14)
  154. #define rLCDADDR2 bLCD_CTL(0x18)
  155. #define rLCDADDR3 bLCD_CTL(0x1c)
  156. #define rREDLUT bLCD_CTL(0x20)
  157. #define rGREENLUT bLCD_CTL(0x24)
  158. #define rBLUELUT bLCD_CTL(0x28)
  159. #define rDITHMODE bLCD_CTL(0x4c)
  160. #define rTPAL bLCD_CTL(0x50)
  161. #define rLCDINTPND bLCD_CTL(0x54)
  162. #define rLCDSRCPND bLCD_CTL(0x58)
  163. #define rLCDINTMSK bLCD_CTL(0x5c)
  164. #define rLCDLPCSEL bLCD_CTL(0x60)
  166. //nand flash
  167. #define bNAND_CTL(Nb) __REG(0x4e000000 + (Nb))
  168. #define rNFCONF (*(volatile unsigned *)0x4e000000)      //NAND Flash configuration
  169. #define rNFCMD (*(volatile U8 *)0x4e000004)            //NADD Flash command
  170. #define rNFADDR (*(volatile U8 *)0x4e000008)            //NAND Flash address
  171. #define rNFDATA (*(volatile U8 *)0x4e00000c)            //NAND Flash data
  172. #define rNFSTAT (*(volatile unsigned *)0x4e000010)      //NAND Flash operation status
  173. #define rNFECC (*(volatile unsigned *)0x4e000014)      //NAND Flash ECC
  174. #define rNFECC0 (*(volatile U8  *)0x4e000014)
  175. #define rNFECC1 (*(volatile U8  *)0x4e000015)
  176. #define rNFECC2 (*(volatile U8  *)0x4e000016)
  178. /****************************************************************
  179. iic register
  180. ****************************************************************/
  181. #define bIIC(Nb) __REG(0x54000000 + (Nb))
  182. #define rIICCON bIIC(0x00) //IIC control
  183. #define rIICSTAT bIIC(0x04) //IIC status
  184. #define rIICADD bIIC(0x08) //IIC address
  185. #define rIICDS bIIC(0x0c) //IIC data shift
  187. /****************************************************************
  188. spi register
  189. ****************************************************************/
  190. #define bSPI(Nb) __REG(0x59000000 + (Nb))
  191. #define rSPCON0 bSPI(0x00)
  192. #define rSPSTA0 bSPI(0x04)
  193. #define rSPPIN0 bSPI(0x08)
  194. #define rSPPRE0 bSPI(0x0c)
  195. #define rSPTDAT0 bSPI(0x10)
  196. #define rSPRDAT0 bSPI(0x14)
  197. #define rSPCON1 bSPI(0x20 + 0x00)
  198. #define rSPSTA1 bSPI(0x20 + 0x04)
  199. #define rSPPIN1 bSPI(0x20 + 0x08)
  200. #define rSPPRE1 bSPI(0x20 + 0x0c)
  201. #define rSPTDAT1 bSPI(0x20 + 0x10)
  202. #define rSPRDAT1 bSPI(0x20 + 0x14)
  204. #endif //#ifndef __REG2410_H__