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sysEpic.h
资源名称：mpc8548.rar　[点击查看]
上传用户：dqzhongke1
上传日期：2022-06-26
资源大小：667k
文件大小：30k
源码类别：

VxWorks

开发平台：

C/C++

sysEpic.h：源码内容
  1. /* sysEpic.h - Embedded Programmable Interrupt Controller (EPIC) driver */
  3. /*
  4.  * Copyright (c) 2005-2006 Wind River Systems, Inc.
  5.  *
  6.  * The right to copy, distribute, modify, or otherwise make use
  7.  * of this software may be licensed only pursuant to the terms
  8.  * of an applicable Wind River license agreement.
  9.  */
  11. /* Copyright 1996, 1998 Motorola, Inc. */
  13. /*
  14. modification history
  15. --------------------
  16. 01b,27jan06,dtr  Tidy up - coding conventions.
  17. 01a,06may05,dtr  Modified for 8548 from cds85xx/01h
  18. */
  20. #ifndef __INCsysEpich
  21. #define __INCsysEpich
  23. #ifdef __cplusplus
  24. extern "C" {
  25. #endif
  27. /*  interrupt handler description  */
  28.     
  29. typedef struct intHandlerDesc     
  30.     {
  31.     VOIDFUNCPTR vec; /* interrupt vector */
  32.     int arg; /* interrupt handler argument */
  33.     struct  intHandlerDesc * next; /* pointer to the next handler */
  34.     } INT_HANDLER_DESC;
  36. /*   limit values  */
  38. /* bits 31(MSB)...0(LSB) enable only 1 bit at bit x */
  39. #define EPIC_BIT(x)          (1 << (x))
  41. /* bits 31(MSB)...0(LSB) enable from bit x to bit y where y>x */
  42. #define EPIC_BITS_M2N(x, y)  (( 1 << ((y)-(x)+1) ) - 1) << (x)
  44. /* bits 31(MSB)...0(LSB) from bit x towards LSB enable y bits */          
  45. #define EPIC_BITS(x, y)      EPIC_BITS_M2N(x-y+1, x)
  47. #define  INTERRUPT_TABLESIZE   256
  48.     
  49. #define EPIC_CCSROFF   0x40000 /* EUMBBAR of EPIC  */
  51. /* default is LEVEL sensitive, ACTIVE_HIGH polarity */
  53. #ifndef EPIC_EX_DFT_SENSE
  54. #   define EPIC_EX_DFT_SENSE EPIC_SENSE_LVL
  55. #endif  /* EPIC_EX_DFT_SENSE */
  57. #ifndef EPIC_EX_DFT_POLAR
  58. #   define EPIC_EX_DFT_POLAR EPIC_INT_ACT_HIGH
  59. #endif  /* EPIC_EX_DFT_POLAR */
  61. #ifndef EPIC_IN_DFT_POLAR
  62. #   define EPIC_IN_DFT_POLAR EPIC_INT_ACT_HIGH
  63. #endif  /* EPIC_IN_DFT_POLAR */
  65. /*   Private Access Registers  */
  66. #define EPIC_IPI_DPATCH_REG0 (EPIC_CCSROFF + 0x00040)/* IPI0 dispatch */
  67. #define EPIC_IPI_DPATCH_REG1 (EPIC_CCSROFF + 0x00050)/* IPI1 dispatch */
  68. #define EPIC_IPI_DPATCH_REG2 (EPIC_CCSROFF + 0x00060)/* IPI2 dispatch */
  69. #define EPIC_IPI_DPATCH_REG3 (EPIC_CCSROFF + 0x00070)/* IPI3 dispatch */
  70. #define EPIC_CTASK_PRI_REG (EPIC_CCSROFF + 0x00080)/* Cur Task Prio */
  71. #define EPIC_WHO_AM_I_REG (EPIC_CCSROFF + 0x00090)/* Who am I */
  72. #define EPIC_INT_ACK_REG (EPIC_CCSROFF + 0x000a0)/* Int ack */
  73. #define EPIC_EOI_REG (EPIC_CCSROFF + 0x000b0)/* End of Int */
  75. /*   Global and Timer  */
  76. #define EPIC_FEATURES_REG (EPIC_CCSROFF + 0x01000)/* Feature reporting */
  77. #define EPIC_GLOBAL_REG (EPIC_CCSROFF + 0x01020)/* Global config.  */
  78. #define EPIC_VENDOR_ID_REG (EPIC_CCSROFF + 0x01080)/* Vendor id */
  79. #define EPIC_PROC_INIT_REG (EPIC_CCSROFF + 0x01090)/* Processor init. */
  80. #define EPIC_IPI_0_VEC_REG (EPIC_CCSROFF + 0x010a0)/* IPI0 vect/prio */
  81. #define EPIC_IPI_1_VEC_REG (EPIC_CCSROFF + 0x010b0)/* IPI1 vect/prio */
  82. #define EPIC_IPI_2_VEC_REG (EPIC_CCSROFF + 0x010c0)/* IPI2 vect/prio */
  83. #define EPIC_IPI_3_VEC_REG (EPIC_CCSROFF + 0x010d0)/* IPI3 vect/prio */
  84. #define EPIC_SPUR_VEC_REG (EPIC_CCSROFF + 0x010e0)/* Spurious vector */
  85. #define EPIC_TM_FREQ_REG (EPIC_CCSROFF + 0x010f0)/* Timer Frequency */
  87. #define EPIC_TM0_CUR_COUNT_REG (EPIC_CCSROFF + 0x01100)/* Gbl TM0 Cur. Count*/
  88. #define EPIC_TM0_BASE_COUNT_REG (EPIC_CCSROFF + 0x01110)/* Gbl TM0 Base Count*/
  89. #define EPIC_TM0_VEC_REG (EPIC_CCSROFF + 0x01120)/* Gbl TM0 Vector Pri*/
  90. #define EPIC_TM0_DES_REG (EPIC_CCSROFF + 0x01130)/* Gbl TM0 Dest. */
  92. #define EPIC_TM1_CUR_COUNT_REG (EPIC_CCSROFF + 0x01140)/* Gbl TM1 Cur. Count*/
  93. #define EPIC_TM1_BASE_COUNT_REG (EPIC_CCSROFF + 0x01150)/* Gbl TM1 Base Count*/
  94. #define EPIC_TM1_VEC_REG (EPIC_CCSROFF + 0x01160)/* Gbl TM1 Vector Pri*/
  95. #define EPIC_TM1_DES_REG (EPIC_CCSROFF + 0x01170)/* Gbl TM1 Dest. */
  97. #define EPIC_TM2_CUR_COUNT_REG (EPIC_CCSROFF + 0x01180)/* Gbl TM2 Cur. Count*/
  98. #define EPIC_TM2_BASE_COUNT_REG (EPIC_CCSROFF + 0x01190)/* Gbl TM2 Base Count*/
  99. #define EPIC_TM2_VEC_REG (EPIC_CCSROFF + 0x011a0)/* Gbl TM2 Vector Pri*/
  100. #define EPIC_TM2_DES_REG (EPIC_CCSROFF + 0x011b0)/* Gbl TM2 Dest */
  102. #define EPIC_TM3_CUR_COUNT_REG (EPIC_CCSROFF + 0x011c0)/* Gbl TM3 Cur. Count*/
  103. #define EPIC_TM3_BASE_COUNT_REG (EPIC_CCSROFF + 0x011d0)/* Gbl TM3 Base Count*/
  104. #define EPIC_TM3_VEC_REG (EPIC_CCSROFF + 0x011e0)/* Gbl TM3 Vector Pri*/
  105. #define EPIC_TM3_DES_REG (EPIC_CCSROFF + 0x011f0)/* Gbl TM3 Dest. */
  107. #define EPIC_TM_CTRL (EPIC_CCSROFF + 0x01300)/* Timer Control */
  108. #define EPIC_IRQ_SUMM_REG0 (EPIC_CCSROFF + 0x01310)/* IRQ_OUT Summary 0 */
  109. #define EPIC_IRQ_SUMM_REG1 (EPIC_CCSROFF + 0x01320)/* IRQ_OUT Summary 1 */
  110. #define EPIC_CRIT_SUMM_REG0 (EPIC_CCSROFF + 0x01330)/* Crit Int Summary 0 */
  111. #define EPIC_CRIT_SUMM_REG1 (EPIC_CCSROFF + 0x01340)/* Crit Int Summary 1 */
  112. #define EPIC_PERFMON_0_MSK_REG0 (EPIC_CCSROFF + 0x01350)/* PerfMon 0 Mask 0 */
  113. #define EPIC_PERFMON_0_MSK_REG1 (EPIC_CCSROFF + 0x01360)/* PerfMon 0 Mask 1 */
  114. #define EPIC_PERFMON_1_MSK_REG0 (EPIC_CCSROFF + 0x01370)/* PerfMon 1 Mask 0 */
  115. #define EPIC_PERFMON_1_MSK_REG1 (EPIC_CCSROFF + 0x01380)/* PerfMon 1 Mask 1 */
  116. #define EPIC_PERFMON_2_MSK_REG0 (EPIC_CCSROFF + 0x01390)/* PerfMon 2 Mask 0 */
  117. #define EPIC_PERFMON_2_MSK_REG1 (EPIC_CCSROFF + 0x013a0)/* PerfMon 2 Mask 1 */
  118. #define EPIC_PERFMON_3_MSK_REG0 (EPIC_CCSROFF + 0x013b0)/* PerfMon 3 Mask 0 */
  119. #define EPIC_PERFMON_3_MSK_REG1 (EPIC_CCSROFF + 0x013c0)/* PerfMon 3 Mask 1 */
  120. #define EPIC_MSG_REG0 (EPIC_CCSROFF + 0x01400)/* Message 0 */
  121. #define EPIC_MSG_REG1 (EPIC_CCSROFF + 0x01410)/* Message 1 */
  122. #define EPIC_MSG_REG2 (EPIC_CCSROFF + 0x01420)/* Message 2 */
  123. #define EPIC_MSG_REG3 (EPIC_CCSROFF + 0x01430)/* Message 3 */
  124. #define EPIC_MSG_EN_REG (EPIC_CCSROFF + 0x01500)/* Message Enable */
  125. #define EPIC_MSG_STATE_REG (EPIC_CCSROFF + 0x01510)/* Message Status */
  127. /*   Interrupt Source Config  */
  128. #define EPIC_EX_INT0_VEC_REG (EPIC_CCSROFF + 0x10000)/* Ext IRQ0 vect/prio*/
  129. #define EPIC_EX_INT0_DES_REG (EPIC_CCSROFF + 0x10010)/* Ext IRQ0 Dest */
  130. #define EPIC_EX_INT1_VEC_REG (EPIC_CCSROFF + 0x10020)/* Ext IRQ1 vect/prio*/
  131. #define EPIC_EX_INT1_DES_REG (EPIC_CCSROFF + 0x10030)/* Ext IRQ1 Dest */
  132. #define EPIC_EX_INT2_VEC_REG (EPIC_CCSROFF + 0x10040)/* Ext IRQ2 vect/prio*/
  133. #define EPIC_EX_INT2_DES_REG (EPIC_CCSROFF + 0x10050)/* Ext IRQ2 Dest */
  134. #define EPIC_EX_INT3_VEC_REG (EPIC_CCSROFF + 0x10060)/* Ext IRQ3 vect/prio*/
  135. #define EPIC_EX_INT3_DES_REG (EPIC_CCSROFF + 0x10070)/* Ext IRQ3 Dest */
  136. #define EPIC_EX_INT4_VEC_REG (EPIC_CCSROFF + 0x10080)/* Ext IRQ4 vect/prio*/
  137. #define EPIC_EX_INT4_DES_REG (EPIC_CCSROFF + 0x10090)/* Ext IRQ4 Dest */
  138. #define EPIC_EX_INT5_VEC_REG (EPIC_CCSROFF + 0x100a0)/* Ext IRQ5 vect/prio*/
  139. #define EPIC_EX_INT5_DES_REG (EPIC_CCSROFF + 0x100b0)/* Ext IRQ5 Dest */
  140. #define EPIC_EX_INT6_VEC_REG (EPIC_CCSROFF + 0x100c0)/* Ext IRQ6 vect/prio*/
  141. #define EPIC_EX_INT6_DES_REG (EPIC_CCSROFF + 0x100d0)/* Ext IRQ6 Dest */
  142. #define EPIC_EX_INT7_VEC_REG (EPIC_CCSROFF + 0x100e0)/* Ext IRQ7 vect/prio*/
  143. #define EPIC_EX_INT7_DES_REG (EPIC_CCSROFF + 0x100f0)/* Ext IRQ7 Dest */
  144. #define EPIC_EX_INT8_VEC_REG (EPIC_CCSROFF + 0x10100)/* Ext IRQ8 vect/prio*/
  145. #define EPIC_EX_INT8_DES_REG (EPIC_CCSROFF + 0x10110)/* Ext IRQ8 Dest */
  146. #define EPIC_EX_INT9_VEC_REG (EPIC_CCSROFF + 0x10120)/* Ext IRQ9 vect/prio*/
  147. #define EPIC_EX_INT9_DES_REG (EPIC_CCSROFF + 0x10130)/* Ext IRQ9 Dest */
  148. #define EPIC_EX_INT10_VEC_REG (EPIC_CCSROFF + 0x10140)/* Ext IRQ10 vect/pri*/
  149. #define EPIC_EX_INT10_DES_REG (EPIC_CCSROFF + 0x10150)/* Ext IRQ10 Dest */
  150. #define EPIC_EX_INT11_VEC_REG (EPIC_CCSROFF + 0x10160)/* Ext IRQ11 vect/pri*/
  151. #define EPIC_EX_INT11_DES_REG (EPIC_CCSROFF + 0x10170)/* Ext IRQ11 Dest */
  153. #define EPIC_IN_INT0_VEC_REG (EPIC_CCSROFF + 0x10200)/* Int IRQ0 vect/prio*/
  154. #define EPIC_IN_INT0_DES_REG (EPIC_CCSROFF + 0x10210)/* Int IRQ0 Dest */
  155. #define EPIC_IN_INT1_VEC_REG (EPIC_CCSROFF + 0x10220)/* Int IRQ1 vect/prio*/
  156. #define EPIC_IN_INT1_DES_REG (EPIC_CCSROFF + 0x10230)/* Int IRQ1 Dest */
  157. #define EPIC_IN_INT2_VEC_REG (EPIC_CCSROFF + 0x10240)/* Int IRQ2 vect/prio*/
  158. #define EPIC_IN_INT2_DES_REG (EPIC_CCSROFF + 0x10250)/* Int IRQ2 Dest */
  159. #define EPIC_IN_INT3_VEC_REG (EPIC_CCSROFF + 0x10260)/* Int IRQ3 vect/prio*/
  160. #define EPIC_IN_INT3_DES_REG (EPIC_CCSROFF + 0x10270)/* Int IRQ3 Dest */
  161. #define EPIC_IN_INT4_VEC_REG (EPIC_CCSROFF + 0x10280)/* Int IRQ4 vect/prio*/
  162. #define EPIC_IN_INT4_DES_REG (EPIC_CCSROFF + 0x10290)/* Int IRQ4 Dest */
  163. #define EPIC_IN_INT5_VEC_REG (EPIC_CCSROFF + 0x102a0)/* Int IRQ5 vect/prio*/
  164. #define EPIC_IN_INT5_DES_REG (EPIC_CCSROFF + 0x102b0)/* Int IRQ5 Dest */
  165. #define EPIC_IN_INT6_VEC_REG (EPIC_CCSROFF + 0x102c0)/* Int IRQ6 vect/prio*/
  166. #define EPIC_IN_INT6_DES_REG (EPIC_CCSROFF + 0x102d0)/* Int IRQ6 Dest */
  167. #define EPIC_IN_INT7_VEC_REG (EPIC_CCSROFF + 0x102e0)/* Int IRQ7 vect/prio*/
  168. #define EPIC_IN_INT7_DES_REG (EPIC_CCSROFF + 0x102f0)/* Int IRQ7 Dest */
  169. #define EPIC_IN_INT8_VEC_REG (EPIC_CCSROFF + 0x10300)/* Int IRQ8 vect/prio*/
  170. #define EPIC_IN_INT8_DES_REG (EPIC_CCSROFF + 0x10310)/* Int IRQ8 Dest */
  171. #define EPIC_IN_INT9_VEC_REG (EPIC_CCSROFF + 0x10320)/* Int IRQ9 vect/prio*/
  172. #define EPIC_IN_INT9_DES_REG (EPIC_CCSROFF + 0x10330)/* Int IRQ9 Dest */
  173. #define EPIC_IN_INT10_VEC_REG (EPIC_CCSROFF + 0x10340)/* Int IRQ10 vect/pri*/
  174. #define EPIC_IN_INT10_DES_REG (EPIC_CCSROFF + 0x10350)/* Int IRQ10 Dest */
  175. #define EPIC_IN_INT11_VEC_REG (EPIC_CCSROFF + 0x10360)/* Int IRQ11 vect/pri*/
  176. #define EPIC_IN_INT11_DES_REG (EPIC_CCSROFF + 0x10370)/* Int IRQ11 Dest */
  177. #define EPIC_IN_INT12_VEC_REG (EPIC_CCSROFF + 0x10380)/* Int IRQ12 vect/pri*/
  178. #define EPIC_IN_INT12_DES_REG (EPIC_CCSROFF + 0x10390)/* Int IRQ12 Dest */
  179. #define EPIC_IN_INT13_VEC_REG (EPIC_CCSROFF + 0x103a0)/* Int IRQ13 vect/pri*/
  180. #define EPIC_IN_INT13_DES_REG (EPIC_CCSROFF + 0x103b0)/* Int IRQ13 Dest */
  181. #define EPIC_IN_INT14_VEC_REG (EPIC_CCSROFF + 0x103c0)/* Int IRQ14 vect/pri*/
  182. #define EPIC_IN_INT14_DES_REG (EPIC_CCSROFF + 0x103d0)/* Int IRQ14 Dest */
  183. #define EPIC_IN_INT15_VEC_REG (EPIC_CCSROFF + 0x103e0)/* Int IRQ15 vect/pri*/
  184. #define EPIC_IN_INT15_DES_REG (EPIC_CCSROFF + 0x103f0)/* Int IRQ15 Dest */
  185. #define EPIC_IN_INT16_VEC_REG (EPIC_CCSROFF + 0x10400)/* Int IRQ16 vect/pri*/
  186. #define EPIC_IN_INT16_DES_REG (EPIC_CCSROFF + 0x10410)/* Int IRQ16 Dest */
  187. #define EPIC_IN_INT17_VEC_REG (EPIC_CCSROFF + 0x10420)/* Int IRQ17 vect/pri*/
  188. #define EPIC_IN_INT17_DES_REG (EPIC_CCSROFF + 0x10430)/* Int IRQ17 Dest */
  189. #define EPIC_IN_INT18_VEC_REG (EPIC_CCSROFF + 0x10440)/* Int IRQ18 vect/pri*/
  190. #define EPIC_IN_INT18_DES_REG (EPIC_CCSROFF + 0x10450)/* Int IRQ18 Dest */
  191. #define EPIC_IN_INT19_VEC_REG (EPIC_CCSROFF + 0x10460)/* Int IRQ19 vect/pri*/
  192. #define EPIC_IN_INT19_DES_REG (EPIC_CCSROFF + 0x10470)/* Int IRQ19 Dest */
  193. #define EPIC_IN_INT20_VEC_REG (EPIC_CCSROFF + 0x10480)/* Int IRQ20 vect/pri*/
  194. #define EPIC_IN_INT20_DES_REG (EPIC_CCSROFF + 0x10490)/* Int IRQ20 Dest */
  195. #define EPIC_IN_INT21_VEC_REG (EPIC_CCSROFF + 0x104a0)/* Int IRQ21 vect/pri*/
  196. #define EPIC_IN_INT21_DES_REG (EPIC_CCSROFF + 0x104b0)/* Int IRQ21 Dest */
  197. #define EPIC_IN_INT22_VEC_REG (EPIC_CCSROFF + 0x104c0)/* Int IRQ22 vect/pri*/
  198. #define EPIC_IN_INT22_DES_REG (EPIC_CCSROFF + 0x104d0)/* Int IRQ22 Dest */
  199. #define EPIC_IN_INT23_VEC_REG (EPIC_CCSROFF + 0x104e0)/* Int IRQ23 vect/pri*/
  200. #define EPIC_IN_INT23_DES_REG (EPIC_CCSROFF + 0x104f0)/* Int IRQ23 Dest */
  201. #define EPIC_IN_INT24_VEC_REG (EPIC_CCSROFF + 0x10500)/* Int IRQ24 vect/pri*/
  202. #define EPIC_IN_INT24_DES_REG (EPIC_CCSROFF + 0x10510)/* Int IRQ24 Dest */
  203. #define EPIC_IN_INT25_VEC_REG (EPIC_CCSROFF + 0x10520)/* Int IRQ25 vect/pri*/
  204. #define EPIC_IN_INT25_DES_REG (EPIC_CCSROFF + 0x10530)/* Int IRQ25 Dest */
  205. #define EPIC_IN_INT26_VEC_REG (EPIC_CCSROFF + 0x10540)/* Int IRQ26 vect/pri*/
  206. #define EPIC_IN_INT26_DES_REG (EPIC_CCSROFF + 0x10550)/* Int IRQ26 Dest */
  207. #define EPIC_IN_INT27_VEC_REG (EPIC_CCSROFF + 0x10560)/* Int IRQ27 vect/pri*/
  208. #define EPIC_IN_INT27_DES_REG (EPIC_CCSROFF + 0x10570)/* Int IRQ27 Dest */
  209. #define EPIC_IN_INT28_VEC_REG (EPIC_CCSROFF + 0x10580)/* Int IRQ28 vect/pri*/
  210. #define EPIC_IN_INT28_DES_REG (EPIC_CCSROFF + 0x10590)/* Int IRQ28 Dest */
  211. #define EPIC_IN_INT29_VEC_REG (EPIC_CCSROFF + 0x105a0)/* Int IRQ29 vect/pri*/
  212. #define EPIC_IN_INT29_DES_REG (EPIC_CCSROFF + 0x105b0)/* Int IRQ29 Dest */
  213. #define EPIC_IN_INT30_VEC_REG (EPIC_CCSROFF + 0x105c0)/* Int IRQ30 vect/pri*/
  214. #define EPIC_IN_INT30_DES_REG (EPIC_CCSROFF + 0x105d0)/* Int IRQ30 Dest */
  215. #define EPIC_IN_INT31_VEC_REG (EPIC_CCSROFF + 0x105e0)/* Int IRQ31 vect/pri*/
  216. #define EPIC_IN_INT31_DES_REG (EPIC_CCSROFF + 0x105f0)/* Int IRQ31 Dest */
  217. #define EPIC_IN_INT32_VEC_REG (EPIC_CCSROFF + 0x10600)/* Int IRQ32 vect/pri*/
  218. #define EPIC_IN_INT32_DES_REG (EPIC_CCSROFF + 0x10610)/* Int IRQ32 Dest */
  219. #define EPIC_IN_INT33_VEC_REG (EPIC_CCSROFF + 0x10620)/* Int IRQ33 vect/pri*/
  220. #define EPIC_IN_INT33_DES_REG (EPIC_CCSROFF + 0x10630)/* Int IRQ33 Dest */
  221. #define EPIC_IN_INT34_VEC_REG (EPIC_CCSROFF + 0x10640)/* Int IRQ34 vect/pri*/
  222. #define EPIC_IN_INT34_DES_REG (EPIC_CCSROFF + 0x10650)/* Int IRQ34 Dest */
  223. #define EPIC_IN_INT35_VEC_REG (EPIC_CCSROFF + 0x10660)/* Int IRQ35 vect/pri*/
  224. #define EPIC_IN_INT35_DES_REG (EPIC_CCSROFF + 0x10670)/* Int IRQ35 Dest */
  225. #define EPIC_IN_INT36_VEC_REG (EPIC_CCSROFF + 0x10680)/* Int IRQ36 vect/pri*/
  226. #define EPIC_IN_INT36_DES_REG (EPIC_CCSROFF + 0x10690)/* Int IRQ36 Dest */
  227. #define EPIC_IN_INT37_VEC_REG (EPIC_CCSROFF + 0x106a0)/* Int IRQ37 vect/pri*/
  228. #define EPIC_IN_INT37_DES_REG (EPIC_CCSROFF + 0x106b0)/* Int IRQ37 Dest */
  229. #define EPIC_IN_INT38_VEC_REG (EPIC_CCSROFF + 0x106c0)/* Int IRQ38 vect/pri*/
  230. #define EPIC_IN_INT38_DES_REG (EPIC_CCSROFF + 0x106d0)/* Int IRQ38 Dest */
  231. #define EPIC_IN_INT39_VEC_REG (EPIC_CCSROFF + 0x106e0)/* Int IRQ39 vect/pri*/
  232. #define EPIC_IN_INT39_DES_REG (EPIC_CCSROFF + 0x106f0)/* Int IRQ39 Dest */
  233. #define EPIC_IN_INT40_VEC_REG (EPIC_CCSROFF + 0x10700)/* Int IRQ40 vect/pri*/
  234. #define EPIC_IN_INT40_DES_REG (EPIC_CCSROFF + 0x10710)/* Int IRQ40 Dest */
  235. #define EPIC_IN_INT41_VEC_REG (EPIC_CCSROFF + 0x10720)/* Int IRQ41 vect/pri*/
  236. #define EPIC_IN_INT41_DES_REG (EPIC_CCSROFF + 0x10730)/* Int IRQ41 Dest */
  237. #define EPIC_IN_INT42_VEC_REG (EPIC_CCSROFF + 0x10740)/* Int IRQ42 vect/pri*/
  238. #define EPIC_IN_INT42_DES_REG (EPIC_CCSROFF + 0x10750)/* Int IRQ42 Dest */
  239. #define EPIC_IN_INT43_VEC_REG (EPIC_CCSROFF + 0x10760)/* Int IRQ43 vect/pri*/
  240. #define EPIC_IN_INT43_DES_REG (EPIC_CCSROFF + 0x10770)/* Int IRQ43 Dest */
  241. #define EPIC_IN_INT44_VEC_REG (EPIC_CCSROFF + 0x10780)/* Int IRQ44 vect/pri*/
  242. #define EPIC_IN_INT44_DES_REG (EPIC_CCSROFF + 0x10790)/* Int IRQ44 Dest */
  243. #define EPIC_IN_INT45_VEC_REG (EPIC_CCSROFF + 0x107a0)/* Int IRQ45 vect/pri*/
  244. #define EPIC_IN_INT45_DES_REG (EPIC_CCSROFF + 0x107b0)/* Int IRQ45 Dest */
  245. #define EPIC_IN_INT46_VEC_REG (EPIC_CCSROFF + 0x107c0)/* Int IRQ46 vect/pri*/
  246. #define EPIC_IN_INT46_DES_REG (EPIC_CCSROFF + 0x107d0)/* Int IRQ46 Dest */
  247. #define EPIC_IN_INT47_VEC_REG (EPIC_CCSROFF + 0x107e0)/* Int IRQ47 vect/pri*/
  248. #define EPIC_IN_INT47_DES_REG (EPIC_CCSROFF + 0x107f0)/* Int IRQ48 Dest */
  250. #define EPIC_MSG_INT0_VEC_REG (EPIC_CCSROFF + 0x11600)/* MSG INT0 vect/prio*/
  251. #define EPIC_MSG_INT0_DES_REG (EPIC_CCSROFF + 0x11610)/* MSG INT0 Dest  */
  252. #define EPIC_MSG_INT1_VEC_REG (EPIC_CCSROFF + 0x11620)/* MSG INT1 vect/prio*/
  253. #define EPIC_MSG_INT1_DES_REG (EPIC_CCSROFF + 0x11630)/* MSG INT1 Dest  */
  254. #define EPIC_MSG_INT2_VEC_REG (EPIC_CCSROFF + 0x11640)/* MSG INT2 vect/prio*/
  255. #define EPIC_MSG_INT2_DES_REG (EPIC_CCSROFF + 0x11650)/* MSG INT2 Dest  */
  256. #define EPIC_MSG_INT3_VEC_REG (EPIC_CCSROFF + 0x11660)/* MSG INT3 vect/prio*/
  257. #define EPIC_MSG_INT3_DES_REG (EPIC_CCSROFF + 0x11670)/* MSG INT3 Dest  */
  259. #define EPIC_P0_IPI_DPATCH_REG0 (EPIC_CCSROFF + 0x20040)/* P0 IPI0 dispatch */
  260. #define EPIC_P0_IPI_DPATCH_REG1 (EPIC_CCSROFF + 0x20050)/* P0 IPI1 dispatch */
  261. #define EPIC_P0_IPI_DPATCH_REG2 (EPIC_CCSROFF + 0x20060)/* P0 IPI2 dispatch */
  262. #define EPIC_P0_IPI_DPATCH_REG3 (EPIC_CCSROFF + 0x20070)/* P0 IPI3 dispatch */
  263. #define EPIC_P0_CTASK_PRI_REG (EPIC_CCSROFF + 0x20080)/* P0 Cur Task Prio */
  264. #define EPIC_P0_WHO_AM_I_REG (EPIC_CCSROFF + 0x20090)/* P0 Who am I */
  265. #define EPIC_P0_INT_ACK_REG (EPIC_CCSROFF + 0x200a0)/* P0 Int Ack */
  266. #define EPIC_P0_EOI_REG (EPIC_CCSROFF + 0x200b0)/* P0 End of Int */
  269. #define EPIC_EX_VEC_REG_INTERVAL 0x20 /* ex vector regs distance */
  270. #define EPIC_IN_VEC_REG_INTERVAL 0x20 /* in vector regs distance */
  271. #define EPIC_GT_VEC_REG_INTERVAL 0x40 /* tm vector regs distance */
  272. #define EPIC_MSG_VEC_REG_INTERVAL 0x20 /* msg vector regs distance */
  273. #define EPIC_IPI_VEC_REG_INTERVAL 0x10 /* ipi vector regs distance */
  275. #define EPIC_EX_DEST_REG_VECREGOFF 0x10 /* EIDR offset from vec reg */
  276. #define EPIC_IN_DEST_REG_VECREGOFF 0x10 /* IIDR offset from vec reg */
  277. #define EPIC_MSG_DEST_REG_VECREGOFF 0x10 /* MIDR offset from vec reg */
  279. #define EPIC_EX_VEC_REG(irq)     (EPIC_EX_INT0_VEC_REG + 
  280.                                  ((irq) * EPIC_EX_VEC_REG_INTERVAL))
  282. #define EPIC_IN_VEC_REG(irq)     (EPIC_IN_INT0_VEC_REG + 
  283.                                  ((irq) * EPIC_IN_VEC_REG_INTERVAL))
  285. #define EPIC_GT_VEC_REG(irq)     (EPIC_TM0_VEC_REG + 
  286.                                  ((irq) * EPIC_GT_VEC_REG_INTERVAL))
  288. #define EPIC_MSG_VEC_REG(irq)    (EPIC_MSG_INT0_VEC_REG + 
  289.                                  ((irq) * EPIC_MSG_VEC_REG_INTERVAL))
  291. #define EPIC_IPI_VEC_REG(irq)    (EPIC_IPI_0_VEC_REG + 
  292.                                  ((irq) * EPIC_IPI_VEC_REG_INTERVAL))
  294. #define EPIC_EX_DEST_REG(irq)    (EPIC_EX_VEC_REG(irq) + 
  295.                                   EPIC_EX_DEST_REG_VECREGOFF)
  296. #define EPIC_IN_DEST_REG(irq)    (EPIC_IN_VEC_REG(irq) + 
  297.                                   EPIC_IN_DEST_REG_VECREGOFF)
  298. #define EPIC_MSG_DEST_REG(irq)   (EPIC_MSG_VEC_REG(irq) + 
  299.                                   EPIC_MSG_DEST_REG_VECREGOFF)
  301. /* GCR register */
  303. #define EPIC_GCR_RESET EPIC_BIT(31)
  304. #define EPIC_GCR_MODE_MIXED EPIC_BIT(29)
  306. /* IPI Vector/Priority registers */
  308. #define EPIC_IPIVPR_INTR_MSK        EPIC_BIT(31)
  309. #define EPIC_IPIVPR_INTR_ACTIVE     EPIC_BIT(30)
  310. #define EPIC_IPIVPR_PRIORITY_MSK    (EPIC_BIT(19) | EPIC_BIT(18) | EPIC_BIT(17) | EPIC_BIT(16))
  311. #define EPIC_IPIVPR_PRIORITY(p)     (((p) << 16) & EPIC_IPIVPR_PRIORITY_MSK)
  312. #define EPIC_IPIVPR_VECTOR_MSK      (0xffff)
  313. #define EPIC_IPIVPR_VECTOR(vec)     ((vec) & EPIC_IPIVPR_VECTOR_MSK)
  315. /* Global Timer Vector/Priority registers */
  317. #define EPIC_GTVPR_INTR_MSK        EPIC_BIT(31)
  318. #define EPIC_GTVPR_INTR_ACTIVE     EPIC_BIT(30)
  319. #define EPIC_GTVPR_PRIORITY_MSK    (EPIC_BIT(19) | EPIC_BIT(18) | EPIC_BIT(17) | EPIC_BIT(16))
  320. #define EPIC_GTVPR_PRIORITY(p)     (((p) << 16) & EPIC_GTVPR_PRIORITY_MSK)
  321. #define EPIC_GTVPR_VECTOR_MSK      (0xffff)
  322. #define EPIC_GTVPR_VECTOR(vec)     ((vec) & EPIC_GTVPR_VECTOR_MSK)
  324. /* Summary registers */
  326. #define EPIC_IRQSR0_MSG_INT_MSK 0xf000
  327. #define EPIC_IRQSR0_MSG_INT(n)  (EPIC_BIT(15-(n)) & EPIC_IRQSR0_MSG_INT_MSK)
  328. #define EPIC_IRQSR0_EX_INT_MSK  0xfff
  329. #define EPIC_IRQSR0_EX_INT(n)   (EPIC_BIT(11-(n)) & EPIC_IRQSR0_EX_INT_MSK)
  330. #define EPIC_IRQSR1_IN_INT(n)   EPIC_BIT(31-(n))
  331. #define EPIC_CISR0_MSG_INT_MSK  0xf000
  332. #define EPIC_CISR0_MSG_INT(n)   (EPIC_BIT(15-(n)) & EPIC_CISR0_MSG_INT_MSK)
  333. #define EPIC_CISR0_EX_INT_MSK   0xfff
  334. #define EPIC_CISR0_EX_INT(n)    (EPIC_BIT(11-(n)) & EPIC_CISR0_EX_INT_MSK)
  335. #define EPIC_CISR1_IN_INT(n)    EPIC_BIT(31-(n))
  337. /* Message registers */
  339. #define EPIC_MER_EN_MSK         0xf
  340. #define EPIC_MER_EN(n)          (EPIC_BIT(n) & EPIC_MER_EN_MSK)
  341. #define EPIC_MSR_ST_MSK         0xf
  342. #define EPIC_MSR_ST(n)          (EPIC_BIT(n) & EPIC_MER_ST_MSK)
  344. /* EIVPR registers */
  346. #define EPIC_EIVPR_INTR_MSK         EPIC_BIT(31)
  347. #define EPIC_EIVPR_INTR_ACTIVE      EPIC_BIT(30)
  348. #define EPIC_EIVPR_INTR_POLARITY    EPIC_BIT(23)
  349. #define EPIC_EIVPR_INTR_SENSE       EPIC_BIT(22)
  350. #define EPIC_EIVPR_POLARITY(p)      ((p) << 23)
  351. #define EPIC_EIVPR_SENS(s)          ((s) << 22)
  352. #define EPIC_EIVPR_PRIORITY_MSK     (EPIC_BIT(19) | EPIC_BIT(18) | EPIC_BIT(17) | EPIC_BIT(16))
  353. #define EPIC_EIVPR_PRIORITY(p)      (((p) << 16) & EPIC_EIVPR_PRIORITY_MSK)
  354. #define EPIC_EIVPR_VECTOR_MSK       (0xffff)
  355. #define EPIC_EIVPR_VECTOR(vec)      ((vec) & EPIC_EIVPR_VECTOR_MSK)
  356. #define EPIC_INT_ACT_LOW            0
  357. #define EPIC_INT_ACT_HIGH           1
  358. #define EPIC_INT_EDG_NEG            0
  359. #define EPIC_INT_EDG_POS            1
  360. #define EPIC_SENSE_LVL              1
  361. #define EPIC_SENSE_EDG              0
  363. /* EIDR registers */
  365. #define EPIC_EIDR_EX_PIN        EPIC_BIT(31)
  366. #define EPIC_EIDR_CRIT_INT      EPIC_BIT(30)
  368. /* Options for *VPR and *IDR registers */
  370. #define EPIC_OPT_EN_MSK             EPIC_EIVPR_INTR_MSK
  371. #define EPIC_OPT_EN_Y               0x00000000
  372. #define EPIC_OPT_EN_N               0x10000000
  373. #define EPIC_OPT_POLAR_MSK          EPIC_EIVPR_INTR_POLARITY
  374. #define EPIC_OPT_POLAR_ACT_LOW      0x00000000
  375. #define EPIC_OPT_POLAR_ACT_HIGH     0x00800000
  376. #define EPIC_OPT_POLAR_EDG_NEG      0x00000000
  377. #define EPIC_OPT_POLAR_EDG_POS      0x00800000
  378. #define EPIC_OPT_SENSE_MSK          EPIC_EIVPR_INTR_SENSE
  379. #define EPIC_OPT_SENSE_EDG          0x00000000
  380. #define EPIC_OPT_SENSE_LVL          0x00400000
  381. #define EPIC_OPT_PRI_MSK            EPIC_EIVPR_PRIORITY_MSK
  382. #define EPIC_OPT_PRI_VALUE(p)       EPIC_EIVPR_PRIORITY(p)
  383. #define EPIC_OPT_EXPIN_MSK          (EPIC_EIDR_EX_PIN >> 16)
  384. #define EPIC_OPT_EXPIN_OFF          (0x00000000 >> 16)
  385. #define EPIC_OPT_EXPIN_ON           (0x80000000 >> 16)
  386. #define EPIC_OPT_CRIT_MSK           (EPIC_EIDR_CRIT_INT >> 16)
  387. #define EPIC_OPT_CRIT_OFF           (0x00000000 >> 16)
  388. #define EPIC_OPT_CRIT_ON            (0x40000000 >> 16)
  390. /* IIVPR registers */
  392. #define EPIC_IIVPR_INTR_MSK         EPIC_BIT(31)
  393. #define EPIC_IIVPR_INTR_ACTIVE      EPIC_BIT(30)
  394. #define EPIC_IIVPR_INTR_POLARITY    EPIC_BIT(23)
  395. #define EPIC_IIVPR_POLARITY(p)      ((p) << 23)
  396. #define EPIC_IIVPR_PRIORITY_MSK     (EPIC_BIT(19) | EPIC_BIT(18) | EPIC_BIT(17) | EPIC_BIT(16))
  397. #define EPIC_IIVPR_PRIORITY(p)      (((p) << 16) & EPIC_IIVPR_PRIORITY_MSK)
  398. #define EPIC_IIVPR_VECTOR_MSK       (0xffff)
  399. #define EPIC_IIVPR_VECTOR(vec)      ((vec) & EPIC_IIVPR_VECTOR_MSK)
  401. /* IIDR registers */
  403. #define EPIC_IIDR_EX_PIN        EPIC_BIT(31)
  404. #define EPIC_IIDR_CRIT_INT      EPIC_BIT(30)
  406. /* MIVPR registers */
  408. #define EPIC_MIVPR_INTR_MSK         EPIC_BIT(31)
  409. #define EPIC_MIVPR_INTR_ACTIVE      EPIC_BIT(30)
  410. #define EPIC_MIVPR_PRIORITY_MSK     (EPIC_BIT(19) | EPIC_BIT(18) | EPIC_BIT(17) | EPIC_BIT(16))
  411. #define EPIC_MIVPR_PRIORITY(p)      (((p) << 16) & EPIC_MIVPR_PRIORITY_MSK)
  412. #define EPIC_MIVPR_VECTOR_MSK       (0xffff)
  413. #define EPIC_MIVPR_VECTOR(vec)      ((vec) & EPIC_MIVPR_VECTOR_MSK)
  415. /* MIDR registers */
  417. #define EPIC_MIDR_EX_PIN        EPIC_BIT(31)
  418. #define EPIC_MIDR_CRIT_INT      EPIC_BIT(30)
  420. /* IPIDR registers */
  422. #define EPIC_IPIDR_P0           EPIC_BIT(0)
  424. /* CTPR register */
  426. #define EPIC_CTPR_TASKPRI_MSK   (EPIC_BIT(3) | EPIC_BIT(2) | EPIC_BIT(1) | EPIC_BIT(0))
  427. #define EPIC_CTPR_TASKPRI(p)    ((p) & EPIC_CTPR_TASKPRI_MSK)
  429. /* WHOAMI register */
  431. #define EPIC_WHOAMI_ID_MSK      (EPIC_BIT(4) | EPIC_BIT(3) | EPIC_BIT(2) | EPIC_BIT(1) | EPIC_BIT(0))
  432. #define EPIC_WHOAMI_ID(n)       ((n) & EPIC_WHOAMI_ID_MSK)
  435. #define EPIC_INTER_IN_SERVICE  2
  437. #define EPIC_IN_INTERRUPT  20 /* internal type */
  438. #define EPIC_EX_INTERRUPT  21 /* external type */
  439. #define EPIC_INV_INTER_SOURCE  22 /* invalid interrupt source */
  440. #define EPIC_GT_INTERRUPT  23 /* global timer type */
  441. #define EPIC_MSG_INTERRUPT  24 /* message type */
  442. #define EPIC_IPI_INTERRUPT  25 /* inter-processor type */
  443. #define EPIC_VEC_HAS_NO_IDR     26 /* vector has no IDR reg */
  444. #define EPIC_VEC_OPTION_NA      27 /* option(s) not avail for this vec */
  445. #define EPIC_VEC_OPTION_INV     28 /* option mask is invalid */
  447. #define EPIC_MAX_EXT_IRQS 12
  448. #define EPIC_MAX_IN_IRQS 48
  449. #define EPIC_MAX_GT_IRQS 4
  450. #define EPIC_MAX_MSG_IRQS 4
  451. #define EPIC_MAX_IPI_IRQS 4
  453. #define EPIC_VEC_EXT_IRQ0       0
  454. #define EPIC_VEC_IN_IRQ0        (EPIC_VEC_EXT_IRQ0 + EPIC_MAX_EXT_IRQS)
  455. #define EPIC_VEC_GT_IRQ0        (EPIC_VEC_IN_IRQ0 + EPIC_MAX_IN_IRQS)
  456. #define EPIC_VEC_MSG_IRQ0       (EPIC_VEC_GT_IRQ0 + EPIC_MAX_GT_IRQS)
  457. #define EPIC_VEC_IPI_IRQ0       (EPIC_VEC_MSG_IRQ0 + EPIC_MAX_MSG_IRQS)
  458. #define EPIC_VEC_CTRL_EXT       (EPIC_VEC_IPI_IRQ0 + EPIC_MAX_IPI_IRQS)
  459. #define EPIC_MAX_ALL_IRQS       EPIC_VEC_CTRL_EXT
  461. #define EPIC_PRIORITY_MIN 0    /* minimum level of priority */
  462. #define EPIC_PRIORITY_MAX 15   /* maximum level of priority */
  463. #define EPIC_PRIORITY_DEFAULT 3
  464. #define EPIC_INV_PRIO_ERROR ((ULONG)(-1))
  467. #define EPIC_L2CACHE_INT_NUM        0
  468. #define EPIC_L2CACHE_INT_VEC        (EPIC_L2CACHE_INT_NUM + EPIC_VEC_IN_IRQ0)
  469. #define EPIC_ECM_INT_NUM            1
  470. #define EPIC_ECM_INT_VEC            (EPIC_ECM_INT_NUM + EPIC_VEC_IN_IRQ0)
  471. #define EPIC_DDR_INT_NUM            2
  472. #define EPIC_DDR_INT_VEC            (EPIC_DDR_INT_NUM + EPIC_VEC_IN_IRQ0)
  473. #define EPIC_LBC_INT_NUM            3
  474. #define EPIC_LBC_INT_VEC            (EPIC_LBC_INT_NUM + EPIC_VEC_IN_IRQ0)
  475. #define EPIC_DMA0_INT_NUM           4
  476. #define EPIC_DMA0_INT_VEC           (EPIC_DMA0_INT_NUM + EPIC_VEC_IN_IRQ0)
  477. #define EPIC_DMA1_INT_NUM           5
  478. #define EPIC_DMA1_INT_VEC           (EPIC_DMA1_INT_NUM + EPIC_VEC_IN_IRQ0)
  479. #define EPIC_DMA2_INT_NUM           6
  480. #define EPIC_DMA2_INT_VEC           (EPIC_DMA2_INT_NUM + EPIC_VEC_IN_IRQ0)
  481. #define EPIC_DMA3_INT_NUM           7
  482. #define EPIC_DMA3_INT_VEC           (EPIC_DMA3_INT_NUM + EPIC_VEC_IN_IRQ0)
  483. #define EPIC_PCI1_INT_NUM           8
  484. #define EPIC_PCI1_INT_VEC           (EPIC_PCI1_INT_NUM + EPIC_VEC_IN_IRQ0)
  486. #define EPIC_PCI2_INT_NUM           9
  487. #define EPIC_PCI2_INT_VEC           (EPIC_PCI2_INT_NUM + EPIC_VEC_IN_IRQ0)
  488. #define EPIC_PCI_EXPRESS_INT_NUM    10
  489. #define EPIC_PCI_EXPRESS_INT_VEC    (EPIC_PCI_EXPRESS_INT_NUM + EPIC_VEC_IN_IRQ0)
  490. #define EPIC_RES11_INT_NUM          11
  491. #define EPIC_RES11_INT_VEC          (EPIC_RES11_INT_NUM + EPIC_VEC_IN_IRQ0)
  492. #define EPIC_DUART2_INT_NUM         12
  493. #define EPIC_DUART2_INT_VEC         (EPIC_DUART2_INT_NUM + EPIC_VEC_IN_IRQ0)
  495. #define EPIC_TSEC1TX_INT_NUM        13
  496. #define EPIC_TSEC1TX_INT_VEC        (EPIC_TSEC1TX_INT_NUM + EPIC_VEC_IN_IRQ0)
  497. #define EPIC_TSEC1RX_INT_NUM        14
  498. #define EPIC_TSEC1RX_INT_VEC        (EPIC_TSEC1RX_INT_NUM + EPIC_VEC_IN_IRQ0)
  499. #define EPIC_TSEC3TX_INT_NUM        15
  500. #define EPIC_TSEC3TX_INT_VEC        (EPIC_TSEC3TX_INT_NUM + EPIC_VEC_IN_IRQ0)
  501. #define EPIC_TSEC3RX_INT_NUM        16
  502. #define EPIC_TSEC3RX_INT_VEC        (EPIC_TSEC3RX_INT_NUM + EPIC_VEC_IN_IRQ0)
  503. #define EPIC_TSEC3ERR_INT_NUM       17
  504. #define EPIC_TSEC3ERR_INT_VEC       (EPIC_TSEC3ERR_INT_NUM + EPIC_VEC_IN_IRQ0)
  505. #define EPIC_TSEC1ERR_INT_NUM       18
  506. #define EPIC_TSEC1ERR_INT_VEC       (EPIC_TSEC1ERR_INT_NUM + EPIC_VEC_IN_IRQ0)
  507. #define EPIC_TSEC2TX_INT_NUM        19
  508. #define EPIC_TSEC2TX_INT_VEC        (EPIC_TSEC2TX_INT_NUM + EPIC_VEC_IN_IRQ0)
  509. #define EPIC_TSEC2RX_INT_NUM        20
  510. #define EPIC_TSEC2RX_INT_VEC        (EPIC_TSEC2RX_INT_NUM + EPIC_VEC_IN_IRQ0)
  511. #define EPIC_TSEC4TX_INT_NUM        21
  512. #define EPIC_TSEC4TX_INT_VEC        (EPIC_TSEC4TX_INT_NUM + EPIC_VEC_IN_IRQ0)
  513. #define EPIC_TSEC4RX_INT_NUM        22
  514. #define EPIC_TSEC4RX_INT_VEC        (EPIC_TSEC4RX_INT_NUM + EPIC_VEC_IN_IRQ0)
  515. #define EPIC_TSEC4ERR_INT_NUM       23
  516. #define EPIC_TSEC4ERR_INT_VEC       (EPIC_TSEC4ERR_INT_NUM + EPIC_VEC_IN_IRQ0)
  517. #define EPIC_TSEC2ERR_INT_NUM       24
  518. #define EPIC_TSEC2ERR_INT_VEC       (EPIC_TSEC2ERR_INT_NUM + EPIC_VEC_IN_IRQ0)
  519. #define EPIC_RES25_INT_NUM          25
  520. #define EPIC_RES25_INT_VEC          (EPIC_RES25_INT_NUM + EPIC_VEC_IN_IRQ0)
  521. #define EPIC_DUART_INT_NUM          26
  522. #define EPIC_DUART_INT_VEC          (EPIC_DUART_INT_NUM + EPIC_VEC_IN_IRQ0)
  523. #define EPIC_I2C_INT_NUM            27
  524. #define EPIC_I2C_INT_VEC            (EPIC_I2C_INT_NUM + EPIC_VEC_IN_IRQ0)
  525. #define EPIC_PERFMON_INT_NUM        28
  526. #define EPIC_PERFMON_INT_VEC        (EPIC_PERFMON_INT_NUM + EPIC_VEC_IN_IRQ0)
  527. #define EPIC_SEC_INT_NUM            29
  528. #define EPIC_SEC_INT_VEC            (EPIC_SEC_INT_NUM + EPIC_VEC_IN_IRQ0)
  529. #define EPIC_RES30_INT_NUM          30
  530. #define EPIC_RES30_INT_VEC          (EPIC_RES30_INT_NUM + EPIC_VEC_IN_IRQ0)
  531. #define EPIC_RES31_INT_NUM          31
  532. #define EPIC_RES31_INT_VEC          (EPIC_RES31_INT_NUM + EPIC_VEC_IN_IRQ0)
  534. #define EPIC_SR_ERR_INT_NUM      32
  535. #define EPIC_SR_ERR_INT_VEC      (EPIC_SR_ERR_INT_NUM + EPIC_VEC_IN_IRQ0)
  536. #define EPIC_SR_OUT_DB1_INT_NUM  33
  537. #define EPIC_SR_OUT_DB1_INT_VEC  (EPIC_SR_OUT_DB1_INT_NUM + EPIC_VEC_IN_IRQ0)
  538. #define EPIC_SR_IN_DB1_INT_NUM   34
  539. #define EPIC_SR_IN_DB1_INT_VEC   (EPIC_SR_IN_DB1_INT_NUM + EPIC_VEC_IN_IRQ0)
  540. #define EPIC_RES35_INT_NUM          35
  541. #define EPIC_RES35_INT_VEC          (EPIC_RES35_INT_NUM + EPIC_VEC_IN_IRQ0)
  542. #define EPIC_RES36_INT_NUM          36
  543. #define EPIC_RES36_INT_VEC          (EPIC_RES36_INT_NUM + EPIC_VEC_IN_IRQ0)
  544. #define EPIC_SR_OUT_MU1_INT_NUM  37
  545. #define EPIC_SR_OUT_MU1_INT_VEC  (EPIC_SR_OUT_MU1_INT_NUM + EPIC_VEC_IN_IRQ0)
  546. #define EPIC_SR_IN_MU1_INT_NUM   38
  547. #define EPIC_SR_IN_MU1_INT_VEC   (EPIC_SR_IN_MU1_INT_NUM + EPIC_VEC_IN_IRQ0)
  548. #define EPIC_SR_OUT_MU2_INT_NUM  39
  549. #define EPIC_SR_OUT_MU2_INT_VEC  (EPIC_SR_OUT_MU2_INT_NUM + EPIC_VEC_IN_IRQ0)
  550. #define EPIC_SR_IN_MU2_INT_NUM   40
  551. #define EPIC_SR_IN_MU2_INT_VEC   (EPIC_SR_IN_MU2_INT_NUM + EPIC_VEC_IN_IRQ0)
  552. #define EPIC_RES41_INT_NUM          41
  553. #define EPIC_RES41_INT_VEC          (EPIC_RES41_INT_NUM + EPIC_VEC_IN_IRQ0)
  554. #define EPIC_RES42_INT_NUM          42
  555. #define EPIC_RES42_INT_VEC          (EPIC_RES42_INT_NUM + EPIC_VEC_IN_IRQ0)
  556. #define EPIC_RES43_INT_NUM          43
  557. #define EPIC_RES43_INT_VEC          (EPIC_RES43_INT_NUM + EPIC_VEC_IN_IRQ0)
  558. #define EPIC_RES44_INT_NUM          44
  559. #define EPIC_RES44_INT_VEC          (EPIC_RES44_INT_NUM + EPIC_VEC_IN_IRQ0)
  560. #define EPIC_RES45_INT_NUM          45
  561. #define EPIC_RES45_INT_VEC          (EPIC_RES45_INT_NUM + EPIC_VEC_IN_IRQ0)
  562. #define EPIC_RES46_INT_NUM          46
  563. #define EPIC_RES46_INT_VEC          (EPIC_RES46_INT_NUM + EPIC_VEC_IN_IRQ0)
  564. #define EPIC_RES47_INT_NUM          47
  565. #define EPIC_RES47_INT_VEC          (EPIC_RES47_INT_NUM + EPIC_VEC_IN_IRQ0)
  567. IMPORT STATUS sysEpicIntConnect (VOIDFUNCPTR * vector, VOIDFUNCPTR routine,
  568.                                    int parameter);
  569. IMPORT int sysEpicIntEnable (int vector);
  570. IMPORT int sysEpicIntDisable (int vector);
  571. IMPORT void    sysEpicInit (void);
  572. IMPORT STATUS  sysEpicIntrInit (void);
  573. IMPORT int sysEpicVecOptionsSet (int vector, UINT32 mask, UINT32 options);
  574. IMPORT UINT32 sysEpicVecOptionsGet (int vector);
  575. #ifdef INCLUDE_EPIC_CRT_INTR
  576. IMPORT UINT32 epicCisr0Get (void);
  577. IMPORT UINT32 epicCisr1Get (void);
  578. IMPORT int sysEpicCrtIntSet (int vector);
  579. IMPORT int sysEpicCrtIntUnset (int vector);
  580. IMPORT int sysEpicCrtIntGet (int vector);
  581. #endif  /* INCLUDE_EPIC_CRT_INTR */
  582. IMPORT int   epicCurTaskPrioSet (int prioNum);
  583. IMPORT int     epicIntAck (void);
  584. IMPORT void    epicEOI (void);
  585. IMPORT ULONG epicGetVecRegAdrs (int vector);
  586. IMPORT ULONG epicGetDestRegAdrs (int vector);
  587. IMPORT STATUS  epicIntSourceSet (ULONG srcAddr, int polarity,
  588.                                   int sense, int priority, int vector);
  589. IMPORT STATUS  epicIntSourceGet (ULONG srcAddr, int * pEnableMask,
  590.                                   int * pPolarity, int * pSense,
  591.                                   int * pPriority, int * pVector);
  592. IMPORT UINT32 sysEpicRegRead (ULONG regNum);
  593. IMPORT void sysEpicRegWrite (ULONG regNum, UINT32 regVal);
  595. #ifdef __cplusplus
  596. }
  597. #endif
  599. #endif /* __INCsysEpich */