开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
mot85xxPci.c
资源名称：mpc8548.rar　[点击查看]
上传用户：dqzhongke1
上传日期：2022-06-26
资源大小：667k
文件大小：9k
源码类别：

VxWorks

开发平台：

C/C++

mot85xxPci.c：源码内容
  1. /* mot85xxPci.c - Wind River SBC8548 PCI/PCI Express Bridge functions */
  3. /*
  4.  * Copyright (c) 2005-2006 Wind River Systems, Inc.
  5.  *
  6.  * The right to copy, distribute, modify or otherwise make use
  7.  * of this software may be licensed only pursuant to the terms
  8.  * of an applicable Wind River license agreement.
  9.  */
  11. /*
  12. modification history
  13. --------------------
  14. 01b,27jan06,dtr  More comments and clean up.
  15. 01a,04jun05,dtr  File created from cds85xx/mot85xxPci.c/01f.
  16. */
  18. /* PCI Host Bridge setup File */
  20. /*
  21. DESCRIPTION
  22. PCI Host controller setup routines. Enables PCI windows to support the main
  23. pci library functionality including auto config.
  25. INCLUDE FILES: mot85xxPci.h
  26. */
  28. #include <vxWorks.h>
  29. #include "config.h"
  30. #include <sysLib.h>
  32. #include <drv/pci/pciConfigLib.h>
  33. #include <drv/pci/pciIntLib.h>
  34. #include <drv/pci/pciAutoConfigLib.h>
  35. #include "sysBusPci.h"
  36. #include "mot85xxPci.h"
  38. #define MAX_NUM_VECTORS 4
  40. UINT32 pciRegRead(UINT32 *adrs);
  41. void   pciRegWrite(UINT32 *adrs,UINT32 value);
  43. void pciConfigTest();
  44. #define PCI_REG_READ  pciRegRead
  45. #define PCI_REG_WRITE  pciRegWrite
  48. /*************************************************************************
  49. *
  50. * mot85xxBridgeInit - initialize the PCI bridge
  51. *
  52. * This function performs all the initialisation required for the
  53. * Bridge/Interrupts/PCI Bus to function. It does some low level processor
  54. * initialisation which might normally be done in romInit as it is optional
  55. * to do use this and shows what the core changes required to bring up the
  56. * bridge.
  57. *
  58. * RETURNS: N/A
  59. *
  60. * ERRNO: N/A
  61. */
  63. void mot85xxBridgeInit(void)
  64.     {
  65.     STATUS          result;
  66.     volatile UINT32 valRead;
  68.     /* Initialise Local access windows for PCI */
  70.     *M85XX_LAWBAR4(CCSBAR) = PCI_LAW_BASE >> LAWBAR_ADRS_SHIFT;
  71.     *M85XX_LAWAR4(CCSBAR)  = LAWAR_ENABLE | LAWAR_TGTIF_PCI | PCI_LAW_WIN_SZ;
  73.     valRead =  *M85XX_LAWAR4(CCSBAR);
  75. #ifdef INCLUDE_CDS85XX_PCIEX
  77.     *M85XX_LAWBAR6(CCSBAR) = PCIEX_LAW_BASE >> LAWBAR_ADRS_SHIFT;
  78.     *M85XX_LAWAR6(CCSBAR)  = LAWAR_ENABLE | LAWAR_TGTIF_PCIEX |
  79.                              PCIEX_LAW_WIN_SZ;
  81.     valRead =  *M85XX_LAWAR6(CCSBAR);
  83. #endif /* INCLUDE_CDS85XX_PCIEX */
  85.       WRS_ASM("isync");
  87.       /* Set outbound translation window addresses */
  89.       sysPciConfigEnable (CDS85XX_PCI_1_BUS);
  91.       result = sysPciConfigWrite(0,0,0,
  92.  PCI_CFG_BASE_ADDRESS_0,
  93.  0x4,
  94.  PCI_BRIDGE_PIMMR_BASE_ADRS);
  96.       /* for PCI 1 */
  98.       PCI_REG_WRITE((UINT32*)(PCI_OUTBOUND_BASE_ADRS_REG0(CCSBAR)),
  99.     (CPU_PCI_MEM_ADRS>>12) & 0xfffff);
  101.       PCI_REG_WRITE((UINT32*)(PCI_OUTBOUND_TRANS_ADRS_REG0(CCSBAR)),
  102.     (PCI_MEM_ADRS>>12) & 0xfffff);
  104.       PCI_REG_WRITE((UINT32*)(PCI_OUTBOUND_BASE_ADRS_REG1(CCSBAR)),
  105.     (CPU_PCI_MEMIO_ADRS>>12) & 0xfffff);
  107.       PCI_REG_WRITE((UINT32*)(PCI_OUTBOUND_TRANS_ADRS_REG1(CCSBAR)),
  108.     (PCI_MEMIO_ADRS>>12) & 0xfffff);
  110.       PCI_REG_WRITE((UINT32*)(PCI_OUTBOUND_BASE_ADRS_REG2(CCSBAR)),
  111.     (CPU_PCI_IO_ADRS>>12) & 0xfffff);
  113.       PCI_REG_WRITE((UINT32*)(PCI_OUTBOUND_TRANS_ADRS_REG2(CCSBAR)),
  114.     (PCI_IO_ADRS>>12) & 0xfffff);
  116.       PCI_REG_WRITE((UINT32*)(PCI_OUTBOUND_ATTR_REG0(CCSBAR)),
  117.     PCI_WINDOW_ENABLE_BIT | PCI_OUT_ATTR_RTT_MEM | 
  118.                     PCI_OUT_ATTR_WTT_MEM | PCI_MEM_SIZE_MASK);
  120.       PCI_REG_WRITE((UINT32*)(PCI_OUTBOUND_ATTR_REG1(CCSBAR)),
  121.     PCI_WINDOW_ENABLE_BIT |PCI_OUT_ATTR_RTT_MEM | 
  122.                     PCI_OUT_ATTR_WTT_MEM | PCI_MEMIO_SIZE_MASK);
  124.       PCI_REG_WRITE((UINT32*)(PCI_OUTBOUND_ATTR_REG2(CCSBAR)),
  125.     PCI_WINDOW_ENABLE_BIT |PCI_OUT_ATTR_RTT_IO | 
  126.                     PCI_OUT_ATTR_WTT_IO | PCI_IO_SIZE_MASK);
  128.       /* Switch on the inbound windows */
  130.       PCI_REG_WRITE((UINT32*)(PCI_INBOUND_BASE_ADRS_REG1(CCSBAR)),
  131.     (PCI_MSTR_MEM_BUS>>12) & 0xfffff);
  133.       PCI_REG_WRITE((UINT32*)(PCI_INBOUND_TRANS_ADRS_REG1(CCSBAR)),
  134.     (LOCAL_MEM_LOCAL_ADRS>>12) & 0xfffff);
  136.       PCI_REG_WRITE((UINT32*)(PCI_INBOUND_ATTR_REG1(CCSBAR)),
  137.     PCI_WINDOW_ENABLE_BIT | 
  138.     PCI_IN_ATTR_RTT_LM_READ_SNOOP | 
  139.                     PCI_IN_ATTR_RTT_LM_WRITE_SNOOP | PCI_IN_ATTR_TGI_LM | 
  140.     PCI_LOCAL_MEM_SIZE_MASK);
  142.       PCI_REG_WRITE((UINT32*)(PCI_INBOUND_ATTR_REG2(CCSBAR)),
  143.     PCI_IN_ATTR_RTT_LM_READ_SNOOP | 
  144.                     PCI_IN_ATTR_RTT_LM_WRITE_SNOOP | PCI_IN_ATTR_TGI_LM | 
  145.                     PCI_LOCAL_MEM_SIZE_MASK);
  147.       PCI_REG_WRITE((UINT32*)(PCI_INBOUND_ATTR_REG3(CCSBAR)),
  148.     PCI_IN_ATTR_RTT_LM_READ_SNOOP | 
  149.                     PCI_IN_ATTR_RTT_LM_WRITE_SNOOP | PCI_IN_ATTR_TGI_LM | 
  150.                     PCI_LOCAL_MEM_SIZE_MASK);
  153.       /* configure the bridge as bus master */
  155.       result = sysPciConfigWrite(0,0,0,
  156.  COMMAND_REGISTER_OFFSET,
  157.  COMMAND_REGISTER_WIDTH,
  158.  PCI_CMD_IO_ENABLE |
  159.  PCI_CMD_MEM_ENABLE |
  160.  PCI_CMD_MASTER_ENABLE);
  162.       WRS_ASM("sync;eieio");
  164. #ifdef INCLUDE_CDS85XX_PCIEX
  165.       sysPciConfigEnable (CDS85XX_PCIEX_BUS);
  167.       /* for PCI Express */
  169.       PCI_REG_WRITE((UINT32*)(PCIEX_OUTBOUND_BASE_ADRS_REG0(CCSBAR)),
  170.     (CPU_PCI_MEM_ADRS3>>12) & 0xfffff);
  172.       PCI_REG_WRITE((UINT32*)(PCIEX_OUTBOUND_TRANS_ADRS_REG0(CCSBAR)),
  173.     (PCI_MEM_ADRS3>>12) & 0xfffff);
  175.       PCI_REG_WRITE((UINT32*)(PCIEX_OUTBOUND_BASE_ADRS_REG1(CCSBAR)),
  176.     (CPU_PCI_MEMIO_ADRS3>>12) & 0xfffff);
  178.       PCI_REG_WRITE((UINT32*)(PCIEX_OUTBOUND_TRANS_ADRS_REG1(CCSBAR)),
  179.     (PCI_MEMIO_ADRS3>>12) & 0xfffff);
  181.       PCI_REG_WRITE((UINT32*)(PCIEX_OUTBOUND_BASE_ADRS_REG2(CCSBAR)),
  182.     (CPU_PCI_IO_ADRS3>>12) & 0xfffff);
  184.       PCI_REG_WRITE((UINT32*)(PCIEX_OUTBOUND_TRANS_ADRS_REG2(CCSBAR)),
  185.     (PCI_IO_ADRS3>>12) & 0xfffff);
  187.       PCI_REG_WRITE((UINT32*)(PCIEX_OUTBOUND_ATTR_REG0(CCSBAR)),
  188.     PCI_WINDOW_ENABLE_BIT | PCI_OUT_ATTR_RTT_MEM | 
  189.                     PCI_OUT_ATTR_WTT_MEM | PCI_MEM_SIZE_MASK);
  191.       PCI_REG_WRITE((UINT32*)(PCIEX_OUTBOUND_ATTR_REG1(CCSBAR)),
  192.     PCI_WINDOW_ENABLE_BIT |PCI_OUT_ATTR_RTT_MEM | 
  193.                     PCI_OUT_ATTR_WTT_MEM | PCI_MEMIO_SIZE_MASK);
  195.       PCI_REG_WRITE((UINT32*)(PCIEX_OUTBOUND_ATTR_REG2(CCSBAR)),
  196.     PCI_WINDOW_ENABLE_BIT |PCI_OUT_ATTR_RTT_IO | 
  197.                     PCI_OUT_ATTR_WTT_IO | PCI_IO_SIZE_MASK);
  199.       /* Switch on the inbound windows */
  201.       PCI_REG_WRITE((UINT32*)(PCIEX_INBOUND_BASE_ADRS_REG1(CCSBAR)),
  202.     (PCI_MSTR_MEM_BUS>>12) & 0xfffff);
  204.       PCI_REG_WRITE((UINT32*)(PCIEX_INBOUND_TRANS_ADRS_REG1(CCSBAR)),
  205.     (LOCAL_MEM_LOCAL_ADRS>>12) & 0xfffff);
  207.       PCI_REG_WRITE((UINT32*)(PCIEX_INBOUND_ATTR_REG1(CCSBAR)),
  208.     PCI_WINDOW_ENABLE_BIT | 
  209.     PCI_IN_ATTR_RTT_LM_READ_SNOOP | 
  210.                     PCI_IN_ATTR_RTT_LM_WRITE_SNOOP | PCI_IN_ATTR_TGI_LM | 
  211.     PCI_LOCAL_MEM_SIZE_MASK);
  213.       PCI_REG_WRITE((UINT32*)(PCIEX_INBOUND_ATTR_REG2(CCSBAR)),
  214.     PCI_IN_ATTR_RTT_LM_READ_SNOOP | 
  215.                     PCI_IN_ATTR_RTT_LM_WRITE_SNOOP | PCI_IN_ATTR_TGI_LM | 
  216.                     PCI_LOCAL_MEM_SIZE_MASK);
  218.       PCI_REG_WRITE((UINT32*)(PCIEX_INBOUND_ATTR_REG3(CCSBAR)),
  219.     PCI_IN_ATTR_RTT_LM_READ_SNOOP | 
  220.                     PCI_IN_ATTR_RTT_LM_WRITE_SNOOP | PCI_IN_ATTR_TGI_LM | 
  221.                     PCI_LOCAL_MEM_SIZE_MASK);
  225.       result = sysPciConfigWrite(0,0,0,
  226.  COMMAND_REGISTER_OFFSET,
  227.  COMMAND_REGISTER_WIDTH,
  228.  PCI_CMD_IO_ENABLE |
  229.  PCI_CMD_MEM_ENABLE |
  230.  PCI_CMD_MASTER_ENABLE);
  234.       WRS_ASM("sync;eieio");
  236.       /* Make bus 1 visible in configuration space */
  237.       sysPciConfigWrite (0,0,0,0x18,0x4,0xff0100);
  239.       /* MAX read size and MAx payload size = 256 Relax ordering  */
  240.       sysPciConfigWrite (0,0,0,0x54,0x4,0x1820);
  242.       if ((sysPciConfigRead (0,0,0,0x404,0x4,&valRead) == OK) &&
  243.           (valRead == 0x16)) {
  244.           /*
  245.            * Link training complete. PCIE config space access OK.
  246.            * Setup BAR for BUS 1 device 0
  247.            */
  248.           sysPciConfigWrite (1,0,0,PCI_CFG_BASE_ADDRESS_0,0x4, CPU_PCI_MEM_ADRS3);
  249.       }
  251.       /* change to default PCI system 1 */
  253.       sysPciConfigEnable (CDS85XX_PCI_1_BUS);
  256. #endif /* INCLUDE_CDS85XX_PCIEX */
  257.     }
  259. /************************************************************
  260. * pciRegWrite - write to memory-map PCI registers
  261. *
  262. * This function write ATMU registers for PCI.
  263. *
  264. * RETURNS: N/A
  265. *
  266. * ERRNO: N/A
  267. */
  269. void pciRegWrite
  270.     (
  271.     UINT32 *adrs,
  272.     UINT32 value
  273.     )
  274.     {
  275.     *adrs = value;
  276.     WRS_ASM("sync;eieio");
  277.     }
  279. /************************************************************
  280. * pciRegRead - read from memory-map PCI registers
  281. *
  282. * This function read ATMU registers for PCI.
  283. *
  284. * RETURNS: N/A
  285. *
  286. * ERRNO: N/A
  287. */
  289. UINT32 pciRegRead
  290.     (
  291.     UINT32 *adrs
  292.     )
  293.     {
  294.     return (*adrs);
  295.     }
  297. /***********************************************************
  298. * pciConfigTest - dump on-chip PCI configuration header
  299. *
  300. * This function print out PCI configuration header.
  301. *
  302. * RETURNS: N/A
  303. *
  304. * ERRNO: N/A
  305. */
  307. void pciConfigTest
  308.     (
  309.     int pciSys
  310.     )
  311.     {
  312.     int loop;
  313.     UINT32 var;
  315.     switch(pciSys)
  316. {
  317. case CDS85XX_PCI_2_BUS:
  318. case CDS85XX_PCI_1_BUS:
  319. case CDS85XX_PCIEX_BUS:
  320.     sysPciConfigEnable(pciSys);
  321.     break;
  322. default:
  323.     sysPciConfigEnable (CDS85XX_PCI_1_BUS);
  324.     break;
  325. }
  327.     for(loop = 0; loop < 0x40; loop += 4)
  328.         {
  329.         sysPciConfigRead(0,0,0,loop,0x4,&var);
  330.         printf("Word %d Value %xn",loop,var);
  331.         }
  333.     }