开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
gto.h
资源名称：mpc8548.rar　[点击查看]
上传用户：dqzhongke1
上传日期：2022-06-26
资源大小：667k
文件大小：17k
源码类别：

VxWorks

开发平台：

C/C++

gto.h：源码内容
  1. /* wrSbc8548.h - Wind River SBC8548  board header */
  3. /*
  4.  * Copyright (c) 2006 Wind River Systems, Inc.
  5.  *
  6.  * The right to copy, distribute, modify, or otherwise make use
  7.  * of this software may be licensed only pursuant to the terms
  8.  * of an applicable Wind River license agreement.
  9.  */
  11. /*
  12. modification history
  13. --------------------
  14. 01b,25apr07,b_m  add auxClock parameters.
  15. 01a,31jan06,kds  Modified from cds8548/cds8548.h/01b
  16. */
  18. /*
  19. This file contains I/O addresses and related constants for the
  20. Broadcom SBC8548  board.
  21. */
  23. #ifndef INCgtoh
  24. #define INCgtoh
  26. #ifdef __cplusplus
  27.     extern "C" {
  28. #endif /* __cplusplus */
  30. #ifndef EIEIO_SYNC
  31. #   define EIEIO_SYNC  _WRS_ASM (" eieio; sync")
  32. #endif        /* EIEIO_SYNC */
  33. #ifndef EIEIO
  34. #   define EIEIO    _WRS_ASM (" eieio")
  35. #endif        /* EIEIO */
  37. #ifndef M8260ABBREVIATIONS
  38. #define M8260ABBREVIATIONS
  40. #ifdef  _ASMLANGUAGE
  41. #define CAST(x)
  42. #else /* _ASMLANGUAGE */
  43. typedef volatile UCHAR VCHAR;   /* shorthand for volatile UCHAR */
  44. typedef volatile INT32 VINT32; /* volatile unsigned word */
  45. typedef volatile INT16 VINT16; /* volatile unsigned halfword */
  46. typedef volatile INT8 VINT8;   /* volatile unsigned byte */
  47. typedef volatile UINT32 VUINT32; /* volatile unsigned word */
  48. typedef volatile UINT16 VUINT16; /* volatile unsigned halfword */
  49. typedef volatile UINT8 VUINT8;   /* volatile unsigned byte */
  50. #define CAST(x) (x)
  51. #endif  /* _ASMLANGUAGE */
  53. #endif /* M8260ABBREVIATIONS */
  55. /* Base Address of Memory Mapped Registers */
  56. #define CCSBAR  0xE0000000
  58. /*
  59.  * Timer clock divider ratios (in 2^n)
  60.  */
  62. #define FIT_DIVIDER_TAP_21 21
  63. #define FIT_DIVIDER_TAP_20 20
  64. #define FIT_DIVIDER_TAP_19 19
  65. #define FIT_DIVIDER_TAP_18 18
  66. #define FIT_DIVIDER_TAP_17 17
  67. #define FIT_DIVIDER_TAP_16 16
  68. #define FIT_DIVIDER_TAP_15 15
  69. #define FIT_DIVIDER_TAP_14 14
  70. #define FIT_DIVIDER_TAP_13 13
  71. #define FIT_DIVIDER_TAP_12 12
  72. #define FIT_DIVIDER_TAP_11 11
  73. #define FIT_DIVIDER_TAP_10 10
  75. #define CCB_FREQ            396000000
  77. /* add PCI access macros */
  78. #define PCI_MEMIO2LOCAL(x) 
  79.          (((UINT32)x  - PCI_MEMIO_ADRS) + CPU_PCI_MEMIO_ADRS)
  81. /* PCI IO memory adrs to CPU (60x bus) adrs */
  82. #define PCI_IO2LOCAL(x) 
  83.      (((UINT32)x  - PCI_IO_ADRS) + CPU_PCI_IO_ADRS)
  85. #define PCI_MEM2LOCAL(x) 
  86.          (((UINT32)x  - PCI_MEM_ADRS) + CPU_PCI_MEM_ADRS)
  88. /* 60x bus adrs to PCI (non-prefetchable) memory address */
  90. #define LOCAL2PCI_MEMIO(x) 
  91.      ((int)(x) + PCI_MSTR_MEM_BUS)
  93. #define ETHERNET_MAC_HANDLER
  95. #define BRCM_ENET0       0x00  /* BRCM specific portion of MAC (MSB->LSB) */
  96. #define BRCM_ENET1       0x10
  97. #define BRCM_ENET2       0x18
  99. #define CUST_ENET3_0    0xA0  /* Customer portion of MAC address */
  100. #define CUST_ENET3_1    0xA1
  101. #define CUST_ENET3_2    0xA2
  102. #define CUST_ENET3_3    0xA3
  103. #define CUST_ENET4  0xAA
  104. #define CUST_ENET5      0xA0
  106. #define MAX_MAC_ADRS 4
  107. #define MAC_ADRS_LEN 6
  109. /* PCI defines begin */
  111. #define PCI_AUTO_CONFIG_ADRS  0x4c00
  113. #define PPCACR_PRKM_MASK  0XF0
  114. #define PCI_REQUEST_LEVEL 0x3
  116. #define CLASS_OFFSET      0xB
  117. #define CLASS_WIDTH       0x1
  118. #define BRIDGE_CLASS_TYPE 0x6
  120. #define PCICMD_ADRS       (PCI_CFG_BASE + 0x04)  /* PCI cmd reg */
  121. #define PCICMD_VAL        0x00000006             /* PCI COMMAND Default value */
  122. #define PCISTAT_ADRS      (PCI_CFG_BASE + 0x06)  /* PCI status reg */
  124. #define NUM_PCI1_SLOTS          0x1
  125. #define NUM_PCI2_SLOTS          0x0
  126. #define NUM_PCIEX_SLOTS         0x1
  128. #define PCI_XINT1_LVL           0x0            /* PCI XINT1 routed to IRQ2  */
  129. #define PCI_XINT2_LVL           0x1            /* PCI XINT2 routed to IRQ3 */
  130. #define PCI_XINT3_LVL           0x2            /* PCI XINT3 routed to IRQ4 */
  131. #define PCI_XINT4_LVL           0x3            /* PCI XINT3 routed to IRQ5 */
  133. #define PCI2_XINT1_LVL          0xb            /* PCI2 XINT1 routed to IRQ11  */
  135. #define PCIEX_XINT1_LVL           0x0            /* PCIEX XINT1 routed to TBD */
  136. #define PCIEX_XINT2_LVL           0x1            /* PCIEX XINT2 routed to TBD */
  137. #define PCIEX_XINT3_LVL           0x2            /* PCIEX XINT3 routed to TBD */
  138. #define PCIEX_XINT4_LVL           0x3            /* PCIEX XINT3 routed to TBD */
  140. #define PCI_LAT_TIMER          0x40            /* latency timer value, 64 PCI clocks */
  142. #define PCI_DEV_ID_85XX  0x000C1057            /* Id for Freescale 8555/8541 PCI 1*/
  144. #define PCI_ARCADIA_BRIDGE_DEV_ID 0x051310E3   /* DEV ID for PCI bridge in Arcadia */
  146. #define PCI1_DEV_ID      0x826010E3
  147. #define PCI2_DEV_ID      0x826110E3
  148. #define PCI3_DEV_ID      0x826210E3
  149. #define PCI_DEV_ID_82XX  0x00031057  /* Id for MPC8266ADS-PCI board - Rev1 */
  151. #define PCI_ID_I82559    0x12298086  /* Id for Intel 82559 */
  152. #define PCI_ID_I82559ER  0x12098086  /* Id for Intel 82559 ER */
  154. #define DELTA(a,b)                 (abs((int)a - (int)b))
  156. #define BUS 0 /* bus-less board */
  159. #define N_SIO_CHANNELS   2 /* No. serial I/O channels */
  160. #define DEC_CLOCK_FREQ OSCILLATOR_FREQ
  161. #define SYS_CLK_FREQ    400000000
  162. #define M85XX_I2C1_BASE 0x3000
  163. #define M85XX_I2C2_BASE 0x3100
  165. /* Local Access Windows Regster Offsets from CCSBAR */
  166. /* LAWBARx
  167.  * 0-11 Reserved - read 0
  168.  * 12-31 Base address - Most significant 20 bits
  169.  *
  170.  * LAWARx
  171.  * 0   Enable window
  172.  * 1-7 Reserved
  173.  * 8-11 Target interface - 0000 PCI/PCI-X
  174.  *                       - 0001 -> 0011 Reserved
  175.  *                       - 0100 Local Bus memory controller eg SDRAM/L2SRAM
  176.  *                       - 0101 -> 1011 Reserved
  177.  *                       - 1100 Rapid IO
  178.  *                       - 1101 -> 1110 Reserved
  179.  *                       - 1111 DDR SDRAM
  180.  * 12-25 Reserved - read 0
  181.  * 26-31 Size of Window  - min 001011 -> 4KBytes
  182.  *                       step power of 2
  183.  *                       - max 011110 -> 2 Gbytes
  184.  */
  186. /* Used for DDR SDRAM */
  188. #define  M85XX_LAWBAR0(base)        (CAST(VUINT32 *)((base) + 0xc08))
  189. #define  M85XX_LAWAR0(base)         (CAST(VUINT32 *)((base) + 0xc10))
  191. /* Not used */
  193. #define  M85XX_LAWBAR1(base)        (CAST(VUINT32 *)((base) + 0xc28))
  194. #define  M85XX_LAWAR1(base)         (CAST(VUINT32 *)((base) + 0xc30))
  196. /* Used for Local Bus Alphanumeric LED */
  198. #define  M85XX_LAWBAR2(base)        (CAST(VUINT32 *)((base) + 0xc48))
  199. #define  M85XX_LAWAR2(base)         (CAST(VUINT32 *)((base) + 0xc50))
  201. /* Used for Local Bus (0,1) FLASH */
  203. #define  M85XX_LAWBAR3(base)        (CAST(VUINT32 *)((base) + 0xc68))
  204. #define  M85XX_LAWAR3(base)         (CAST(VUINT32 *)((base) + 0xc70))
  206. /* Used for PCI 1 */
  208. #define  M85XX_LAWBAR4(base)        (CAST(VUINT32 *)((base) + 0xc88))
  209. #define  M85XX_LAWAR4(base)         (CAST(VUINT32 *)((base) + 0xc90))
  211. /* Used for PCI 2*/
  213. #define  M85XX_LAWBAR5(base)        (CAST(VUINT32 *)((base) + 0xcA8))
  214. #define  M85XX_LAWAR5(base)         (CAST(VUINT32 *)((base) + 0xcB0))
  216. /* Used for PCI Express */
  218. #define  M85XX_LAWBAR6(base)        (CAST(VUINT32 *)((base) + 0xcc8))
  219. #define  M85XX_LAWAR6(base)         (CAST(VUINT32 *)((base) + 0xcd0))
  221. /* Used for Serial RIO */
  223. #define  M85XX_LAWBAR7(base)        (CAST(VUINT32 *)((base) + 0xce8))
  224. #define  M85XX_LAWAR7(base)         (CAST(VUINT32 *)((base) + 0xcf0))
  226. #define  LAWBAR_ADRS_SHIFT       12
  227. #define  LAWAR_ENABLE            0x80000000
  228. #define  LAWAR_TGTIF_PCI         0x00000000
  229. #define  LAWAR_TGTIF_PCI2        0x00100000
  230. #define  LAWAR_TGTIF_PCIEX       0x00200000
  231. #define  LAWAR_TGTIF_LBC         0x00400000
  232. #define  LAWAR_TGTIF_RAPIDIO     0x00C00000
  233. #define  LAWAR_TGTIF_DDRSDRAM    0x00F00000
  235. /* LAWAR SIZE Settings */
  237. #define  LAWAR_SIZE_4KB     0x0000000B
  238. #define  LAWAR_SIZE_8KB     0x0000000C
  239. #define  LAWAR_SIZE_16KB    0x0000000D
  240. #define  LAWAR_SIZE_32KB    0x0000000E
  241. #define  LAWAR_SIZE_64KB    0x0000000F
  242. #define  LAWAR_SIZE_128KB   0x00000010
  243. #define  LAWAR_SIZE_256KB   0x00000011
  244. #define  LAWAR_SIZE_512KB   0x00000012
  245. #define  LAWAR_SIZE_1MB     0x00000013
  246. #define  LAWAR_SIZE_2MB     0x00000014
  247. #define  LAWAR_SIZE_4MB     0x00000015
  248. #define  LAWAR_SIZE_8MB     0x00000016
  249. #define  LAWAR_SIZE_16MB    0x00000017
  250. #define  LAWAR_SIZE_32MB    0x00000018
  251. #define  LAWAR_SIZE_64MB    0x00000019
  252. #define  LAWAR_SIZE_128MB   0x0000001A
  253. #define  LAWAR_SIZE_256MB   0x0000001B
  254. #define  LAWAR_SIZE_512MB   0x0000001C
  255. #define  LAWAR_SIZE_1GB     0x0000001D
  256. #define  LAWAR_SIZE_2GB     0x0000001E
  258. /* Local Bus Controller (LBC) Registers */
  259. /* BRx 0-16 Base Address
  260.  *     17-18 Extended Base Address
  261.  *     19-20 Port Size - 00 reserved
  262.  *                     - 01 8bit
  263.  *                     - 10 16bit
  264.  *                     - 11 32bit
  265.  *     21-22 Data Error Correction
  266.  *                     - 00 reserved
  267.  *                     - 01 Normal parity
  268.  *                     - 10 RMW parity generation (32-bit)
  269.  *                     - 11 reserved
  270.  *     23    Write Protect
  271.  *     24-26 Machine Select = 000 GPCM
  272.  *                          - 001->010 reserved
  273.  *                          - 011 SDRAM
  274.  *                          - 100->110 UPMA->UPMC
  275.  *                          - 111 reserved
  276.  *     28-29 Atomic Access  - 00 No atomic access
  277.  *                          - 01 Read-after-write
  278.  *                          - 10 Write-after-read
  279.  *                          - 11 reserved
  280.  *     31    Valid
  281.  *
  282.  * ORx for SDRAM
  283.  *     0-16  Address mask
  284.  *     17-18 Extended address mask
  285.  *     19-21 Column address lines - 000->111 7->14
  286.  *     23-25 Number of row address lines - 000->110 9->15
  287.  *                                       - 111 Reserved
  288.  *     26    Page mode select
  289.  *     31    External address latch delay
  290.  *
  291.  * ORx for GPCM Mode
  292.  *     0-16  Address mask
  293.  *     17-18 Extended address mask
  294.  *     19    Buffer Control Disable
  295.  *     20    Chip select negation
  296.  *     21-22 Address to chip select setup
  297.  *     23    Extra Address to chip select setup
  298.  *     24-27 Cycle length in Bus clocks - 0000->1111 0->15 wait states
  299.  *     28    External address termination
  300.  *     29    Timing relaxed
  301.  *     30    Extended hold time for read access
  302.  *     31    External address latch delay
  303.  */
  306. #define  M85XX_BR0(base)         (CAST(VUINT32 *)((base) + 0x5000))
  307. #define  M85XX_OR0(base)         (CAST(VUINT32 *)((base) + 0x5004))
  308. #define  M85XX_BR1(base)         (CAST(VUINT32 *)((base) + 0x5008))
  309. #define  M85XX_OR1(base)         (CAST(VUINT32 *)((base) + 0x500c))
  310. #define  M85XX_BR2(base)         (CAST(VUINT32 *)((base) + 0x5010))
  311. #define  M85XX_OR2(base)         (CAST(VUINT32 *)((base) + 0x5014))
  312. #define  M85XX_BR3(base)         (CAST(VUINT32 *)((base) + 0x5018))
  313. #define  M85XX_OR3(base)         (CAST(VUINT32 *)((base) + 0x501c))
  314. #define  M85XX_BR4(base)         (CAST(VUINT32 *)((base) + 0x5020))
  315. #define  M85XX_OR4(base)         (CAST(VUINT32 *)((base) + 0x5024))
  316. #define  M85XX_BR5(base)         (CAST(VUINT32 *)((base) + 0x5028))
  317. #define  M85XX_OR5(base)         (CAST(VUINT32 *)((base) + 0x502C))
  318. #define  M85XX_BR6(base)         (CAST(VUINT32 *)((base) + 0x5030))
  319. #define  M85XX_OR6(base)         (CAST(VUINT32 *)((base) + 0x5034))
  320. #define  M85XX_BR7(base)         (CAST(VUINT32 *)((base) + 0x5038))
  321. #define  M85XX_OR7(base)         (CAST(VUINT32 *)((base) + 0x503C))
  323. #define  M85XX_MAR(base)         (CAST(VUINT32 *)((base) + 0x5068))
  324. #define  M85XX_MAMR(base)         (CAST(VUINT32 *)((base) + 0x5070))
  325. #define  M85XX_MBMR(base)         (CAST(VUINT32 *)((base) + 0x5074))
  326. #define  M85XX_MCMR(base)         (CAST(VUINT32 *)((base) + 0x5078))
  327. #define  M85XX_MRTPR(base)         (CAST(VUINT32 *)((base) + 0x5084))
  328. #define  MRTPR_PTP_MASK 0xff000000
  329. #define  MRTPR_PTP_WRITE(x)   ( (x << 24) & MRTPR_PTP_MASK)
  330. #define  M85XX_MDR(base)         (CAST(VUINT32 *)((base) + 0x5088))
  332. #define  M85XX_LSDMR(base)         (CAST(VUINT32 *)((base) + 0x5094))
  333. #define  LSDMR_RFEN     0x40000000 /* Refresh Enable */
  335. /* LSDMR OP - 000 Normal operation
  336.  *          - 001 Auto Refresh  (Initialization)
  337.  *          - 010 Self Refresh
  338.  *          - 011 Mode Register Write (Initialization)
  339.  *          - 100 Precharge Bank
  340.  *          - 101 Precharge all banks (Initialization)
  341.  *          - 110 Activate Bank
  342.  *          - 111 Read/Write without valid transfer
  343.  */
  345. #define  LSDMR_OP_MASK  0x38000000
  346. #define  LSDMR_OP_SHIFT(x) ((x << 27) & LSDMR_OP_MASK)
  348. /* Bank Select Multiplexed address line - 000 lines 12:13
  349.  *                                      - 001       13:14
  350.  *                                      - 010       14:15
  351.  *                                      - 011       15:16
  352.  *                                      - 100       16:17
  353.  *                                      - 101       17:18
  354.  *                                      - 110       18:19
  355.  *                                      - 111       19:20
  356.  */
  358. #define  LSDMR_BSMA_MASK 0x00E00000
  359. #define  LSDMR_BSMA_SHIFT(x) ((x << 23) & LSDMR_BSMA_MASK)
  361. /* RFCR Refresh recovery 000 - reserved
  362.  *                       001->110 - 3->8 clocks
  363.  *                       111 - 16 clocks
  364.  */
  366. #define  LSDMR_RFCR_MASK 0x00038000
  367. #define  LSDMR_RFCR_SHIFT(x) ((x << 15) & LSDMR_RFCR_MASK)
  369. /* Incomplete LSDMR definitions */
  371. #define  M85XX_LURT(base)         (CAST(VUINT32 *)((base) + 0x50A0))
  372. #define  M85XX_LSRT(base)         (CAST(VUINT32 *)((base) + 0x50A4))
  373. #define  M85XX_LTESR(base)         (CAST(VUINT32 *)((base) + 0x50B0))
  374. #define  M85XX_LTEDR(base)         (CAST(VUINT32 *)((base) + 0x50B4))
  375. #define  M85XX_LTEIR(base)         (CAST(VUINT32 *)((base) + 0x50B8))
  376. #define  M85XX_LTEATR(base)         (CAST(VUINT32 *)((base) + 0x50BC))
  377. #define  M85XX_LTEAR(base)         (CAST(VUINT32 *)((base) + 0x50C0))
  379. /* LBC Clock Configuration */
  380. #define  M85XX_LBCR(base)         (CAST(VUINT32 *)((base) + 0x50D0))
  381. #define  M85XX_LCRR(base)         (CAST(VUINT32 *)((base) + 0x50D4))
  383. #define  M85XX_DCR0(base)         (CAST(VUINT32 *)((base) + 0xe0f1c))
  384. #define  M85XX_DCR1(base)         (CAST(VUINT32 *)((base) + 0xe0f20))
  386. /* ECM Registers */
  387. #define ECM_OFFSET 0x1000
  388. #define ECMBA (CCSBAR | ECM_OFFSET)
  390. /* Offsets for DDR registers */
  391. #define DDR_OFFSET 0x2000
  392. #define DDRBA      (CCSBAR | DDR_OFFSET)
  394. #define CS0_BNDS                  0x000
  395. #define CS1_BNDS                  0x008
  396. #define CS2_BNDS                  0x010
  397. #define CS3_BNDS                  0x018
  398. #define CS0_CONFIG                0x080
  399. #define CS1_CONFIG                0x084
  400. #define CS2_CONFIG                0x088
  401. #define CS3_CONFIG                0x08C
  402. #define EXTENDED_REF_REC          0x100
  403. #define TIMING_CFG_0              0x104
  404. #define TIMING_CFG_1              0x108
  405. #define TIMING_CFG_2              0x10C
  406. #define DDR_SDRAM_CFG             0x110
  407. #define DDR_SDRAM_CFG_2           0x114
  408. #define DDR_SDRAM_MODE_CFG        0x118
  409. #define DDR_SDRAM_MODE_CFG_2      0x11c
  410. #define DDR_SDRAM_MD_CNTL         0x120
  411. #define DDR_SDRAM_INTERVAL        0x124
  412. #define DDR_DATA_INIT             0x128
  413. #define DDR_SDRAM_CLK_CTRL        0x130
  415. #define DDR_DATA_ERR_INJECT_HI    0xe00
  416. #define DDR_DATA_ERR_INJECT_LO    0xe04
  417. #define DDR_ECC_ERR_INJECT        0xe08
  418. #define DDR_CAPTURE_DATA_HI       0xe20
  419. #define DDR_CAPTURE_DATA_LO       0xe24
  420. #define DDR_CAPTURE_ECC           0xe28
  421. #define DDR_ERR_DETECT            0xe40
  422. #define DDR_ERR_DISABLE           0xe44
  423. #define DDR_ERR_INT_EN            0xe48
  424. #define DDR_CAPTURE_ATTRIBUTES    0xe4c
  425. #define DDR_CAPTURE_ADDRESS       0xe50
  426. #define DDR_ERR_SBE               0xe58
  428. #define DDR_IO_OVCR 0x90000000
  430. /* PIC Base Address */
  432. #define PIC_OFFSET 0x40000
  433. #define PCIBA      (CCSBAR | PIC_OFFSET)
  435. /* Global Function Registers */
  436. /* PORPLL used to detect clocking ratio for CCB/CPM for serial devices */
  437. /* Plat Ratio not working on board need to test!!!!*/
  439. #define M85XX_PORPLLSR(base)           (CAST(VUINT32 *)((base) + 0xE0000))
  440. #define M85XX_PORPLLSR_E500_RATIO_MASK 0x003f0000
  441. #define M85XX_PORPLLSR_PLAT_RATIO_MASK 0x0000003e
  442. #define M85XX_PORPLLSR_E500_RATIO(base) ((*M85XX_PORPLLSR(base) & M85XX_PORPLLSR_E500_RATIO_MASK)>>16)
  443. #define M85XX_PORPLLSR_PLAT_RATIO(base) ((*M85XX_PORPLLSR(base) & M85XX_PORPLLSR_PLAT_RATIO_MASK)>>1)
  445. #define M85XX_PORBMSR(base)            (CAST(VUINT32 *)((base) + 0xE0004))
  446. #define M85XX_PORIMPSCR(base)          (CAST(VUINT32 *)((base) + 0xE0008))
  447. #define M85XX_PORDEVSR(base)           (CAST(VUINT32 *)((base) + 0xE000C))
  448. #define M85XX_PORDEVSR_PCI_MODE_MASK 0x00800000
  449. #define M85XX_PORDEVSR_PCI_MODE(base) ((*M85XX_PORDEVSR(base) & M85XX_PORDEVSR_PCI_MODE_MASK)>>23)
  450. #define PORDEVSR_PCIX_MODE 0
  451. #define PORDEVSR_PCI_MODE 1
  452. #define M85XX_PORDEVSR2(base)           (CAST(VUINT32 *)((base) + 0xE0014))
  454. #define M85XX_DDRDLLCR(base)           (CAST(VUINT32 *)((base) + 0xE0E10))
  455. #define M85XX_LBCDLLSR(base)           (CAST(VUINT32 *)((base) + 0xE0E20))
  457. #define M85XX_DEVDISR(base)            (CAST(VUINT32 *)((base) + 0xE0070))
  458. #define M85XX_DEVDISR_DDR  0x00010000
  459. #define M85XX_PVR(base)                (CAST(VUINT32 *)((base) + 0xE00A0))
  460. #define M85XX_SVR(base)                (CAST(VUINT32 *)((base) + 0xE00A4))
  462. #define _PPC_BUCSR_FI 0x200            /* Invalidate branch cache */
  463. #define _PPC_BUCSR_E 0x1               /* Enable branch prediction */
  465. #define M85XX_GPIOCR(base)             (CAST(VUINT32 *)((base) + 0xE0030))
  466. #define M85XX_GPOUTDR(base)            (CAST(VUINT32 *)((base) + 0xE0040))
  467. #define M85XX_GPINDR(base)             (CAST(VUINT32 *)((base) + 0xE0050))
  469. #define BCM98548XMC_SYS_RESET           0x1
  470. #define BCM98548XMC_CPU_RESET           0x2
  472. #ifdef __cplusplus
  473.     }
  474. #endif /* __cplusplus */
  476. #endif /* INCgtoh */