开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
romInit.s
资源名称：mpc8548.rar　[点击查看]
上传用户：dqzhongke1
上传日期：2022-06-26
资源大小：667k
文件大小：30k
源码类别：

VxWorks

开发平台：

C/C++

romInit.s：源码内容
  1. /* ROmInit.s - ROM bootcode for SBC8548 BSP */
  3. /*
  4.  * Copyright (c) 2006-2007 Wind River Systems, Inc.
  5.  *
  6.  * The right to copy, distribute, modify or otherwise make use
  7.  * of this software may be licensed only pursuant to the terms
  8.  * of an applicable Wind River license agreement.
  9.  */
  11. /*
  12. modification history
  13. --------------------
  14. 01c,25may07,b_m  add BOOT_FLASH macro to support boot device selection.
  15. 01b,03apr07,b_m  MPC8548 rev.2 update.
  16. 01a,30jan06,kds  Modify from cds8548 01a.
  17. */
  18. .data
  19. #define _ASMLANGUAGE
  20. #include <vxWorks.h>
  21. #include <sysLib.h>
  22. #include <asm.h>
  23. #include <config.h>
  24. #include <regs.h>
  25. #include <arch/ppc/mmuE500Lib.h>
  27. FUNC_EXPORT(romInit)
  28. FUNC_EXPORT(_romInit)
  30. FUNC_IMPORT(romStart)
  32. #define WRITEADR(reg1,reg2,addr32,val) 
  33. lis reg1, HI(addr32); 
  34. ori reg1, reg1, LO(addr32); 
  35. lis reg2, HI(val); 
  36. ori reg2, reg2, LO(val); 
  37. stw reg2, 0(reg1)
  39. #define WRITEOFFSET(regbase,reg2,offset,val) 
  40.         lis reg2, HI(val); 
  41.         ori reg2, reg2, LO(val); 
  42. stw reg2, offset(regbase);
  44. _WRS_TEXT_SEG_START
  46. .fill 0x100,1,0
  48. FUNC_BEGIN(romInit)
  49. FUNC_BEGIN(_romInit)
  50. bl     resetEntry
  52. romWarm:
  53. bl     warm
  55.         .ascii   "Copyright 1984-2006 Wind River Systems, Inc."
  56.         .balign 4
  58. cold:
  59. li    r2, BOOT_COLD
  60. b     start
  62. /* defines for memory initialization */
  63. warm:
  64. mr     r2,r3
  66. start:
  67.         /* turn off exceptions */
  69.         mfmsr   r3                      /* r3 = msr              */
  70.         INT_MASK (r3, r4)               /* mask EE and CE bit    */
  71.         rlwinm  r4, r4, 0, 20, 18       /* turn off _PPC_MSR_ME  */
  72.         mtmsr   r4                      /* msr = r4              */
  73.         isync
  75.         xor     r0, r0, r0
  76.         addi    r1, r0, -1
  78.         mtspr   DEC, r0
  79.         mtspr   TBL, r0
  80.         mtspr   TBU, r0
  81.         mtspr   TSR, r1
  82.         mtspr   TCR, r0
  83.         mtspr   ESR, r0                 /* clear Exception Syndrome Reg */
  84.         mtspr   XER, r0                 /*  clear Fixed-Point Exception Reg */
  86. xor   r6, r6, r6
  87. msync
  88. isync
  89. mtspr L1CSR0, r6 /* Disable the Data cache */
  90.         li   r6, 0x0002
  91. msync
  92. isync
  93. mtspr L1CSR0, r6 /* Invalidate the Data cache */
  94.         li    r6, 0x0000
  95.         msync
  96. isync
  97. mtspr L1CSR1, r6  /* Disable the Instruction cache */
  98.         li   r6, 0x0002
  99.         msync
  100. isync
  101. mtspr L1CSR1, r6 /* Invalidate the Instruction cache */
  102.         isync
  103.         li   r6, 0x0000
  104. msync
  105. isync
  106. mtspr L1CSR1, r6        /* temp disable the Instruction cache */
  108.         isync
  109.         li r7, 0x0001
  110. msync
  111. isync
  112. mtspr L1CSR1, r7 /* enable the instruction cache */
  114. msync
  115. isync
  117.         /* Set the pciAutoconfig check to FALSE */
  119. xor     r5,r5,r5                /* Zero r5 */
  120. lis     r6,HIADJ(PCI_AUTO_CONFIG_ADRS)
  121. addi r6,r6,LO(PCI_AUTO_CONFIG_ADRS)
  122. stw     r5,0(r6)
  124. xor     r6,r6,r6
  125. xor     r7,r7,r7
  126. mullw   r7,r7,r6
  127.         lis     sp, HI(STACK_ADRS)
  128.         ori     sp, sp, LO(STACK_ADRS)
  129.         addi    sp, sp, -FRAMEBASESZ
  130.         lis     r6, HI(romInit)
  131.         ori     r6, r6, LO(romInit)
  132.         lis     r7, HI(romStart)
  133.         ori     r7, r7, LO(romStart)
  134.         lis     r8, HI(ROM_TEXT_ADRS)
  135.         ori     r8, r8, LO(ROM_TEXT_ADRS)
  136. sub r6, r7, r6 /* routine - entry point */
  137. add r6, r6, r8  /* + ROM base */
  138.         mtspr   LR, r6
  140.         mr      r3, r2
  141.         blr
  142. FUNC_END(_romInit)
  143. FUNC_END(romInit)
  146. /***************************************************************************
  147. *
  148. * resetEntry - rom entry point
  149. *
  150. *
  151. */
  153. #if   defined(_GNU_TOOL)
  154. .section .boot, "ax", @progbits
  155. #elif defined(_DIAB_TOOL)
  156.         .section .boot, 4, "rx"
  157. #else
  158. #error "Please add a correctly spelled .section directive for your toolchain."
  159. #endif
  161. FUNC_BEGIN(resetEntry)
  162. FUNC_LABEL(_resetEntry)
  164. xor   r6, r6, r6
  165. msync
  166. isync
  167. mtspr L1CSR0, r6 /* Disable the Data cache */
  168.         li   r6, 0x0002
  169. msync
  170. isync
  171. mtspr L1CSR0, r6 /* Invalidate the Data cache */
  172.         li    r6, 0x0000
  173.         msync
  174. isync
  175. mtspr L1CSR1, r6  /* Disable the Instruction cache */
  176.         li   r6, 0x0002
  177.         msync
  178. isync
  179. mtspr L1CSR1, r6 /* Invalidate the Instruction cache */
  180.         isync
  181.         li   r6, 0x0000
  182. msync
  183. isync
  184. mtspr L1CSR1, r6        /* temp disable the Instruction cache */
  187.         isync
  188.         li r7, 0x0000      /* FIXME: Should be "li r7, 0x0001" to */
  189.         msync                   /*        enable instruction cache.    */
  191. isync
  192. mtspr L1CSR1, r7 /* enable the instruction cache */
  195. msync
  196. isync
  199.         /* Clear SRR0, CSRR0, MCSRR0, SRR1, CSRR1 , MCSRR1, IVPR */
  201. xor   r0,r0,r0
  203.         mtspr SRR0, r0          /* Save/restore register 0 */
  204.         mtspr SRR1, r0          /* Save/restore register 1 */
  205.         mtspr CSRR0, r0         /* Critical save/restore register 0 */
  206.         mtspr CSRR1, r0         /* Critical save/restore register 1 */
  207.         mtspr MCSRR0, r0        /* Machine check save/restore register 0 */
  208.         mtspr MCSRR1, r0        /* Machine check save/restore register 1 */
  209.         mtspr ESR, r0           /* Exception syndrone register */
  210.         mtspr MCSR, r0          /* Machine check syndrone register */
  211.         mtspr DEAR, r0          /* Data exception address register */
  212.         mtspr DBCR0, r0         /* Debug control register 0 */
  213.         mtspr DBCR1, r0         /* Debug control register 1 */
  214.         mtspr DBCR2, r0         /* Debug control register 2 */
  215.         mtspr IAC1, r0          /* Instruction address compare 1 */
  216.         mtspr IAC2, r0          /* Instruction address compare 2 */
  217.         mtspr DAC1, r0          /* Data address compare 1 */
  218.         mtspr DAC2, r0          /* Data address compare 1 */
  220.         mfspr r1, DBSR          /* Debug status register */
  221.         mtspr DBSR, r1          /* DBSR bits corresponding to 1 bits in the
  222.                                  * GPR is cleared using mtspr
  223.                                  */
  225.         mtspr PID0, r0          /* Process ID 0 register */
  226.         mtspr PID1, r0          /* Process ID 1 register */
  227.         mtspr PID2, r0          /* Process ID 2 register */
  228.         mtspr TCR, r0           /* Timer control register */
  229.         mtspr 1013, r0          /* Branch unit control and status register */
  231. mtspr MAS4, r0          /* MMU assist register 4 */
  232. mtspr MAS6, r0          /* MMU assist register 6 */
  234. isync
  235. lis   r1,0xfff0         /* IPVR[32-47] provides high-order 16 bits */
  236. ori   r1,r1,0xfff0      /* of the exception processing routines.   */
  237.                                 /* The 16-bit vector offsets are concatenated
  238.                                  * to the right of IVPR[32-47] to form the
  239.                                  * address of the exception processing routine.
  240.                                  */
  241.         mtspr IVPR, r1          /* Interrupt vector prefix register */
  243.         /* Set up vector offsets */
  245.         addi  r3, r0, 0x100
  246.         mtspr IVOR0, r3         /* Critical input */
  247.         addi  r3, r0, 0x200
  248.         mtspr IVOR1, r3         /* Machine check */
  249.         addi  r3, r0, 0x300
  250.         mtspr IVOR2, r3         /* Data storage */
  251.         addi  r3, r0, 0x400
  252.         mtspr IVOR3, r3         /* Instruction storage */
  253.         addi  r3, r0, 0x500
  254.         mtspr IVOR4, r3         /* External input */
  255.         addi  r3, r0, 0x600
  256.         mtspr IVOR5, r3         /* Alignment */
  257.         addi  r3, r0, 0x700
  258.         mtspr IVOR6, r3         /* Program */
  260.         /* skipping IVOR7 0x800: no FPU on e500 */
  262.         addi  r3, r0, 0x900
  263.         mtspr IVOR8, r3         /* System call */
  265.         /* skipping IVOR9 0xa00: no aux processor on e500 */
  267.         addi  r3, r0, 0xb00
  268.         mtspr IVOR10, r3        /* Decrementer */
  269.         addi  r3, r0, 0xc00
  270.         mtspr IVOR11, r3        /* Fixed-interval timer interrupt */
  271.         addi  r3, r0, 0xd00
  272.         mtspr IVOR12, r3        /* Watchdog timer interrupt */
  273.         addi  r3, r0, 0xe00
  274.         mtspr IVOR13, r3        /* Data TLB error */
  275.         addi  r3, r0, 0xf00
  276.         mtspr IVOR14, r3        /* Instruction TLB error */
  277.         addi  r3, r0, 0x1000
  278.         mtspr IVOR15, r3        /* Debug */
  279.         addi  r3, r0, 0x1100       /* SPU is e500 specific */
  280.         mtspr IVOR32, r3        /* SPE APU unavailable */
  281.         addi  r3, r0, 0x1200       /* FP data is e500 specific */
  282.         mtspr IVOR33, r3        /* Embedded floating-point data exception */
  283.         addi  r3, r0, 0x1300       /* FP round is e500 specific */
  284.         mtspr IVOR34, r3        /* Embedded floating-point round exception */
  285.         addi  r3, r0, 0x1400       /* perf mon is e500 specific */
  286.         mtspr IVOR35, r3        /* Performance monitor */
  288. li    r2,0x1e           /* Invalidate TLB0 and TLB1 flash */
  289. mtspr MMUCSR0, r2
  290. isync
  292. li    r3,4
  293. li    r4,0
  294. tlbivax r4,r3           /* TLB invalidate */
  295. nop
  297. b postTable
  298. platpllTable:
  299. .long 0x00000203
  300. .long 0x04050607
  301. .long 0x08090A00
  302. .long 0x0C000000
  303. .long 0x10000000
  304. .long 0x14000000
  305. postTable:
  307.         /*
  308.          * Write TLB entry for initial program memory page
  309.          *
  310.          * - Specify EPN, RPN, and TSIZE as appropriate for system
  311.          * - Set valid bit
  312.          * - Specify TID=0
  313.          * - Specify TS=0 or else MSR[IS,DS] must be set to correspond to TS=1
  314.          * - Specify storage attributes (W, I, M, G, E, U0 - U3) as appropriate
  315.          * - Enable supervisor mode fetch, read, and write access (SX, SR, SW)
  316.          */
  318.         /*
  319.          * TLB1 #0.  ROM - non-cached 0xf0000000 -> 0xfffffffff.
  320.  * 256MB
  321.          * Attributes: SX/SW/SR **PROTECTED**
  322.          */
  323.         /* MMU Assit Register 0 (MAS0)
  324.          *           35          44  47        63
  325.          * +-----+--------+-----+------+-----+----+
  326.          * | --- | TLBSEL | --- | ESEL | --- | NV |
  327.          * +-----+--------+-----+------+-----+----+
  328.          * TLBSEL  Selects TLB for access (0 = TLB0, 1 = TLB1)
  329.          * ESEL    Entry select. Number of entry in selected array to be used
  330.          *         for tlbwe.
  331.          * NV      Next victim.
  332.          */
  333.         addis  r4,0,0x1000           /* TLBSEL = TLB1(CAM) , ESEL = 0 */
  334.         ori    r4,r4,0x0000
  335.         mtspr  MAS0, r4
  337.         /* MAS Register 1 (MAS1)
  338.          *  32    33          40 47        51  52   55
  339.          * +---+-------+-----+-----+-----+----+-------+-----+
  340.          * | V | IPROT | --- | TID | --- | TS | TSIZE | --- |
  341.          * +---+-------+-----+-----+-----+----+-------+-----+
  342.          * V      TLB valid bit
  343.          * IPROT  Invalidate protect.
  344.          *        1 = Entry is protected from invalidation, 0 = Otherwise.
  345.          * TID    Translation identity.
  346.          * TS     Translation space
  347.          * TSIZE  Translation size
  348.          *        0001  4KB     0010  16KB      0011  64KB      0100  256KB
  349.          *        0101  1MB     0110  4MB       0111  16MB      1000  64MB
  350.          *        1001  256MB   1010  1GB       1011   4GB
  351.          */
  352.         addis  r5,0,0xc000           /* V = 1, IPROT = 1, TID = 0*/
  353.         ori    r5,r5,_MMU_TLB_SZ_256M  /* TS = 0, TSIZE = 256 MByte page size*/
  354.         mtspr  MAS1, r5
  356.         /* MAS Register 2 (MAS2)
  357.          *  32 51        57   58  59  60  61  62  63
  358.          * +-----+-----+----+----+---+---+---+---+---+
  359.          * | EPN | --- | X0 | X1 | W | I | M | G | E |
  360.          * +-----+-----+----+----+---+---+---+---+---+
  361.          * EPN  Effective page number.
  362.          * X0   Implementation-dependent page attribute.
  363.          * X1   Implementation-dependent page attribute.
  364.          * W    Write-through (0 = write-back, 1 = write through)
  365.          * I    Caching-inhibited
  366.          * M    Memory coherency required
  367.          * G    Guarded
  368.          * E    Endianness. (0 = big-endian, 1 = little-endian)
  369.          */
  370.         addis  r6,0,0xf000           /* EPN = 0xf0000000*/
  371.         ori    r6,r6,0x000a          /* WIMGE = 01010 */
  372.         mtspr  MAS2, r6
  374.         /* MAS Register 3 (MAS3)
  375.          *  32 51       54   57  58   59   60   61   62   63
  376.          * +-----+-----+-------+----+----+----+----+----+----+
  377.          * | RPN | --- | U0-U3 | UX | SX | UW | SW | UR | SR |
  378.          * +-----+-----+-------+----+----+----+----+----+----+
  379.          * RPN   Real page number
  380.          * U0-U3 User attribute bits.
  381.          * UX/SX User/supervisor execute permission  bit
  382.          * UW/SW User/supervisor write permission bit
  383.          * UR/SR User/supervisor read permission bit
  384.          */
  385.         addis  r7,0,0xf000           /* RPN = 0xf0000000*/
  386.         ori    r7,r7,0x0015          /* Supervisor XWR*/
  387.         mtspr  MAS3, r7
  388.         isync
  389.         msync
  390.         tlbwe
  391.         tlbsync
  393.         /*
  394.          * TLB1 #1.  Main SDRAM - Not Cached
  395.  * LOCAL_MEM_LOCAL_ADRS -> LOCAL_MEM_LOCAL_ADRS + 256MB 
  396.          * Attributes: UX/UW/UR/SX/SW/SR
  397.          */
  399.         addis  r4,0,0x1001           /* TLBSEL = TLB1(CAM) , ESEL = 1*/
  400.         ori    r4,r4,0x0000
  401.         mtspr  MAS0, r4
  402.         addis  r5,0,0xc000           /* V = 1, IPROT = 1, TID = 0*/
  403.         ori    r5,r5,_MMU_TLB_SZ_256M  /* TS = 0, TSIZE = 256 MByte page size*/
  404.         mtspr  MAS1, r5
  405.         addis  r6,0,HI(LOCAL_MEM_LOCAL_ADRS) /* EPN = LOCAL_MEM_LOCAL_ADRS */
  406.         ori    r6,r6,0x000a          /* WIMGE = 01010*/
  407.         mtspr  MAS2, r6
  408.         addis  r7,0,HI(LOCAL_MEM_LOCAL_ADRS)  /* RPN = LOCAL_MEM_LOCAL_ADRS */
  409.         ori    r7,r7,0x003f          /* User/Supervisor XWR*/
  410.         mtspr  MAS3, r7
  411.         isync
  412.         msync
  413.         tlbwe
  414.         tlbsync
  416. #if (LOCAL_MEM_SIZE > 0x10000000)
  417.         /*
  418.          * TLB1 #3.  Main SDRAM  - Not Cached
  419.  * LOCAL_MEM_LOCAL_ADRS + 256MB -> LOCAL_MEM_LOCAL_ADRS + LOCAL_MEM_SIZE
  420.          * Attributes: UX/UW/UR/SX/SW/SR
  421.          */
  423.         addis  r4,0,0x1003           /* TLBSEL = TLB1(CAM) , ESEL = 3*/
  424.         ori    r4,r4,0x0000
  425.         mtspr  MAS0, r4
  426.         addis  r5,0,0xc000           /* V = 1, IPROT = 1, TID = 0*/
  427.         ori    r5,r5,_MMU_TLB_SZ_256M  /* TS = 0, TSIZE = 256 MByte page size*/
  428.         mtspr  MAS1, r5
  429.         addis  r6,0,HI(LOCAL_MEM_LOCAL_ADRS + 0x10000000) /* EPN = LOCAL_MEM_LOCAL_ADRS */
  430.         ori    r6,r6,0x000a          /* WIMGE = 01010*/
  431.         mtspr  MAS2, r6
  432.         addis  r7,0,HI(LOCAL_MEM_LOCAL_ADRS + 0x10000000)  /* RPN = LOCAL_MEM_LOCAL_ADRS */
  433.         ori    r7,r7,0x003f          /* User/Supervisor XWR*/
  434.         mtspr  MAS3, r7
  435.         isync
  436.         msync
  437.         tlbwe
  438.         tlbsync
  439. #endif
  441. /*
  442.          * TLB1 #2.  CCSBAR
  443.          * Attributes: UX/UW/UR/SX/SW/SR
  444.          */
  446.         addis  r4,0,0x1002          /* TLBSEL = TLB1(CAM) , ESEL = 2*/
  447.         ori    r4,r4,0x0000
  448.         mtspr  MAS0, r4
  449.         addis  r5,0,0x8000           /* V = 1, IPROT = 0, TID = 0*/
  450.         ori    r5,r5,_MMU_TLB_SZ_1M /* TS = 0, TSIZE = 64 MByte page size*/
  451.         mtspr  MAS1, r5
  452.         addis  r6,0,HI(CCSBAR) /* EPN = CCSBAR */
  453.         ori    r6,r6,0x000a          /* WIMGE = 01010 */
  454.         mtspr  MAS2, r6
  456.         addis  r7,0,HI(CCSBAR) /* RPN = CCSBAR */
  457.         ori    r7,r7,0x0015          /* Supervisor XWR*/
  458.         mtspr  MAS3, r7
  459.         isync
  460.         msync
  461.         tlbwe
  462.         tlbsync
  464. #ifdef INCLUDE_SYSLED
  465.         /*
  466.          * TLB1 #3.  LED - guarded 0xe8000000 -> 0xe8ffffff.
  467.  * 1MB
  468.          * Attributes: SX/SW/SR
  469.          */
  471.         addis  r4,0,0x1004           /* TLBSEL = TLB1(CAM) , ESEL = 4 */
  472.         ori    r4,r4,0x0000
  473.         mtspr  MAS0, r4
  474.         addis  r5,0,0xc000           /* V = 1, IPROT = 1, TID = 0*/
  475.         ori    r5,r5,_MMU_TLB_SZ_1M  /* TS = 0, TSIZE = 1 MByte page size*/
  476.         mtspr  MAS1, r5
  477.         addis  r6,0,HI(ALPHA_LED_BASE_ADRS)  /* EPN = 0xe8000000*/
  478.         ori    r6,r6,0x000a          /* WIMGE = 10110 */
  479.         mtspr  MAS2, r6
  480.         addis  r7,0,HI(ALPHA_LED_BASE_ADRS)  /* RPN = 0xe8000000*/
  481.         ori    r7,r7,0x0015          /* Supervisor XWR*/
  482.         mtspr  MAS3, r7
  483.         tlbwe
  484.         tlbsync
  485. #endif /* 
  488.         /********************************************/
  489.         /* Setup the memory mapped register address */
  490.         /*******************************************/
  491. isync
  492. sync
  494. lis     r6,HI(CCSBAR)           /* Load the new CCSBAR to r6 */
  495. ori     r6,r6, LO(CCSBAR)
  496. isync
  498.         /* CCSRBAR (Default value = 0xfffff700)
  499.          *        8        23
  500.          * +-----+-----------+-----+
  501.          * | --- | BASE_ADDR | --- |
  502.          * +-----+-----------+-----+
  503.          */
  504. srwi    r5, r6, 12              /* Adjust CCSBAR for BASE_ADDR field */
  506. lis     r7,HI(0xff700000)       /* Read current value of CCSRBAR */
  507. ori     r7,r7,LO(0xff700000)
  508. lwz     r4, 0(r7)
  510. isync
  511. sync
  512. mbar 0
  514. stw     r5,0(r7)                /* Write the new value to CCSRBAR */
  516. sync
  517. isync
  518. mbar 0
  520. lis    r5,0xffff                /* Perform a load of an address that */
  521. ori    r5, r5,0xf800            /* does not access configuration     */
  522. lwz    r4, 0 (r5)               /* space or the on-chip SRAM, but    */
  523. isync                           /* has an address mapping already in */
  524.                                         /* effect (e.g, boot ROM)            */
  526. li     r4,0x2000                /* Busy wait for 0x2000 loop */
  527. mtctr   r4
  528. ccsrbarWait:
  529. nop
  530. bdnz    ccsrbarWait
  532.         /**************************************/
  533.         /* Configure Memory Map for Local Bus */
  534.         /**************************************/
  536. /* Memory mapped region base address for Local Bus 0 and 1 */
  538. WRITEADR(r6,r7,M85XX_LAWBAR0(CCSBAR), 0xf0000)
  540. WRITEADR(r6,r7,M85XX_LAWAR0(CCSBAR),
  541.  LAWAR_ENABLE | LAWAR_TGTIF_LBC | LAWAR_SIZE_256MB )
  543. isync
  545.         /* Memory mapped region base address for Local Bus 2 */  
  546. WRITEADR(r6,r7,M85XX_LAWBAR2(CCSBAR), 0xe8000)
  548. WRITEADR(r6,r7,M85XX_LAWAR2(CCSBAR),
  549.  LAWAR_ENABLE | LAWAR_TGTIF_LBC | LAWAR_SIZE_128MB )
  551. isync
  554.         /* Flash 0 */
  555. /* load BR0 */
  556. WRITEADR(r6,r7,M85XX_BR0 (CCSBAR),0xf8001001)
  557. /* load OR0 */
  558. WRITEADR(r6,r7,M85XX_OR0 (CCSBAR),0xf8000ff7)
  560.         /* Flash 1 */
  561.         /* load BR1 */
  562.         WRITEADR(r6,r7,M85XX_BR1 (CCSBAR),0xf0001001)
  563.         /* load OR1 */
  564.         WRITEADR(r6,r7,M85XX_OR1 (CCSBAR),0xf8000ff7)
  566. #ifdef INCLUDE_SYSLED
  567.         /* Alphanumeric LED Display */
  568.         /* load BR2 */
  569.         WRITEADR(r6,r7,M85XX_BR2 (CCSBAR),0xe8000801)
  570.         /* load OR2 */
  571.         WRITEADR(r6,r7,M85XX_OR2 (CCSBAR),0xfff00ff7)
  572. #endif /* INCLUDE_SYSLED */
  574.         isync
  576. isync
  577. sync
  578. mbar 0
  580. /* Initialise the Local Bus Controller */
  582. li      r4,0x2000
  583. mtctr   r4
  584. WRITEADR(r6,r7,M85XX_DCR0(CCSBAR),0xbc0f1bf0)
  585. WRITEADR(r6,r7,M85XX_DCR1(CCSBAR),0x00078080)
  586. WRITEADR(r6,r7,M85XX_LCRR(CCSBAR),0x00000002)
  588. isync
  589. sync
  590. mbar 0
  591. dllDelay4:
  592. nop
  593. bdnz    dllDelay4
  596. /* Memory mapped region base address */
  598. WRITEADR(r6,r7,M85XX_LAWBAR1(CCSBAR),
  599.  DDR_SDRAM_LOCAL_ADRS >> LAWBAR_ADRS_SHIFT)
  601. WRITEADR(r6,r7,M85XX_LAWAR1(CCSBAR),
  602.  LAWAR_ENABLE | LAWAR_TGTIF_DDRSDRAM | LAWAR_SIZE_512MB )
  604. isync
  606.         /* POR PLL Status Register(PORPLLSR)
  607.          *    10        15       16             17         26        30
  608.          * +-+------------+--------------+--------------+-+------------+---+
  609.          * |-| e500_Ratio | PCI1_clk_sel | PCI2_clk_sel |-| Plat_Ratio | 0 |
  610.          * +-+------------+--------------+--------------+-+------------+---+
  611.          * e500_Ratio    Clock ratio between the e500 core and the CCB clock.
  612.          *               000010 1:1         000110 3:1
  613.          *               000011 3:2         000111 7:2
  614.          *               000100 2:1         001000 4:1
  615.          *               000101 5:2         001001 9:2
  616.          * PCI1_clk_sel  Clock used for PCI1/PCI-X
  617.          *               0 PCI1 runs off of PCI1_CLK
  618.          *               1 PCI1 runs off of SYSCLK
  619.          * PCI2_clk_sel  Clock used for PCI2
  620.          *               0 PCI2 runs off of PCI2_CLK
  621.          *               1 PCI2 runs off of SYSCLK
  622.          * Plat_Ratio    Clock ratio between the CCB clock and SYSCLK
  623.          *               00010 2:1, 00011 3:1, 00100 4:1, etc.,
  624.          */
  625. lis r7, HI(M85XX_PORPLLSR(CCSBAR))
  626. ori     r7, r7, LO(M85XX_PORPLLSR(CCSBAR))
  627. lwz     r7, 0(r7)
  628. andi.   r7, r7, 0x3e
  629. srwi    r7, r7, 1
  631. /* Get multiplier from table */
  633. lis     r8, HI(0xffffffff)
  634. ori     r8, r8, LO(platpllTable)
  635. add     r8, r8, r7
  636. lbz     r8, 0(r8)
  638. cmpwi   r8,0 /* Test for unsupported freq */
  639. beq     checkStop  /* Jump to 0 */
  641. /* Initialize the DDR Memory controller */
  643.         lis r6, HI(DDRBA)
  644.         ori r6, r6, LO(DDRBA) /* r6 = DDR base */
  646.         /* DDR SDRAM Clock Control (DDR_SDRAM_CLK_CNTL)
  647.          *        5          8
  648.          * +-----+------------+-----+
  649.          * | --- | CLK_ADJUST | --- |
  650.          * +-----+------------+-----+
  651.          * CLK_ADJUST  Clock adjust
  652.          *   0000 Clock will be launched aligned with address/command
  653.          *   0001 Clock will be launched 1/8 applied cycle after address/command
  654.          *    ....
  655.          *   0111 Clock will be launched 7/8 applied cycle after address/command
  656.          */
  657. WRITEOFFSET(r6,r7,(DDR_SDRAM_CLK_CTRL), 0x02000000)
  659.         /* Chip Select Memory Bound (CSn_BNDS)
  660.          *        4   15       20  31
  661.          * +-----+------+-----+------+
  662.          * | --- |  SA  | --- |  EA  |
  663.          * +-----+------+-----+------+
  664.          * SA  Starting address for chip select. This value is compared against
  665.          *     the 12 msbs of the 36-bit address.
  666.          * EA  Ending address for chip select.
  667.          * DDR SDRAM Address 0x0 0000 0000 - 0x0 1FFF FFFF (512 MB)
  668.          */
  669. WRITEOFFSET(r6,r7,(CS0_BNDS), 0x000001ff)
  670. WRITEOFFSET(r6,r7,(CS1_BNDS), 0x00000000)
  671. WRITEOFFSET(r6,r7,(CS2_BNDS), 0x00000000)
  672. WRITEOFFSET(r6,r7,(CS3_BNDS), 0x00000000)
  674.         /* Chip Select Configuration (CSn_CONFIG)
  675.          *     0           8    9         11     13        15
  676.          * +-------+---+-------+------------+---+------------+
  677.          * | CS_EN | - | AP_EN | ODT_RD_CFG | - | ODT_WR_CFG |
  678.          * +-------+---+-------+------------+---+------------+
  679.          *  16        17     21         23     29         31
  680.          * +------------+---+-------------+---+-------------+
  681.          * | BA_BITS_CS | - | ROW_BITS_CS | - | COL_BITS_CS |
  682.          * +------------+---+-------------+---+-------------+
  683.          * CS_EN        Chip select enable
  684.          * AP_EN        Chip select auto-precharge enable
  685.          * ODT_RD_CFG   ODT for read configuration. Only for DDR2.
  686.          * ODT_WR_CFG   ODT for write configuration. Only for DDR2.
  687.          * BA_BITS_CS   Number of bank bits for SDRAM on chip select.
  688.          *              00  2 logical bank bits
  689.          *              01  3 logical bank bits
  690.          * ROW_BITS_CS  Number of row bits for SDRAM on chip select.
  691.          *              000  12 row bits     011  15 row bits
  692.          *              001  13 row bits     100  16 row bits
  693.          *              010  14 row bits
  694.          * COL_BITS_CS  Number of column bit on chip select. (For DDR)
  695.          *              000  8 column bits   010  10 column bits
  696.          *              001  9 column bits   011  11 column bits
  697.          * Micron DDR SDRAM
  698.          *
  699.          *                MT9VDDT3272H MT9VDDT6472H    MT9VDDT12872H
  700.          * Size           256MB        512MB           1GB
  701.          * Refresh count  8K           8K              8K
  702.          * Row addr       8K(A0-A12)   8K(A0-A12)      16K(A0-A13)
  703.          * Device bank    4(BA0,BA1)   4(BA0,BA1)      4(BA0,BA1)
  704.          * Column addr    1K(A0-A9)    2K(A0-A9, A11)  2K(A0-A9, A11)
  705.          * Module Rank    1(S0#)       1(S0#)          1(S0#)
  706.          */
  707. WRITEOFFSET(r6,r7,(CS0_CONFIG), 0x80800103)
  709. WRITEOFFSET(r6,r7,(CS1_CONFIG), 0x00000000)
  710. WRITEOFFSET(r6,r7,(CS2_CONFIG), 0x00000000)
  711. WRITEOFFSET(r6,r7,(CS3_CONFIG), 0x00000000)
  713. /* Assume that platform ratio is correctly set to 400MHz */
  714. DDRInit400:
  715.         /* clock will be launched 1/2 applied cycle after address/command */
  716. WRITEOFFSET(r6,r7,(DDR_SDRAM_CLK_CTRL), 0x02000000)
  718.         /* tRFC = 70ns = 14 clk (at 200MHz) */ 
  719. WRITEOFFSET(r6,r7,(EXTENDED_REF_REC), 0x00010000)
  721.         /*
  722.          * RWT          Read-to-write turnaround. (default CL - WL + BL/2 + 2)
  723.          * WRT          Write-to-read turnaround. (default WL - CL + BL/2 + 1)
  724.          * RRT          Read-to-read turnaround. (default 3 cycles)
  725.          * WWT          Write-to-write turnaround. (default 2 cycles)
  726.          * ACT_PD_EXT   Active powerdown exit timing.
  727.          * PRE_PD_EXIT  Precharge powerdown exit timing.
  728.          * ODT_PD_EXIT  ODT powerdown exit timing.
  729.          * MRS_CYC      Mode register set cycle time.
  730.          */
  731. WRITEOFFSET(r6,r7,(TIMING_CFG_0), 0x3f110102)
  733.         /* PRETOACT(tRP)   15ns  (3 clk)
  734.          * ACTTOPRE(tRAS)  40ns  (8 clk)
  735.          * ACTTORW(tRCD)   15ns  (3 clk)
  736.          * CASLAT                (2 clk)
  737.          * REFREC(tRFC)    70ns  (14 clk)
  738.          * WRREC(tWR)      15ns  (3 clk)
  739.          * ACTTOACT(tRRD)  10ns  (2 clk)
  740.          * WRTORD(tWTR)          (2 clk)
  741.          */
  742. WRITEOFFSET(r6,r7,(TIMING_CFG_1), 0x30356322)
  744.         /* ADD_LAT         0
  745.          * CPO             %11111 (auto calibration)
  746.          * WR_LAT          4 cycles
  747.          * RD_TO_PRE       2 cycles
  748.          * WR_DATA_DELAY   1 (2/8 clk delay)
  749.          * CKE_PLS         3 cycles
  750.          * FOUR_ACT        7 cycles
  751.          */ 
  752. WRITEOFFSET(r6,r7,(TIMING_CFG_2), 0x0f884441)
  754.         /* Enable DDR interface only after all DDR registers are configured. */ 
  755. #ifdef INCLUDE_DDR_ECC
  756. WRITEOFFSET(r6,r7,(DDR_SDRAM_CFG), 0x62208000)
  757. #else /* INCLUDE_DDR_ECC */
  758. WRITEOFFSET(r6,r7,(DDR_SDRAM_CFG), 0x42208000)
  759. #endif /* INCLUDE_DDR_ECC */
  761.         /* */
  762. WRITEOFFSET(r6,r7,(DDR_SDRAM_CFG_2), 0x00001000)
  764.         /* SDMODE = Normal, CL(3), Sequential, Burst(4 bytes) */
  765. WRITEOFFSET(r6,r7,(DDR_SDRAM_MODE_CFG), 0x40000132)
  767. WRITEOFFSET(r6,r7,(DDR_SDRAM_MODE_CFG_2), 0x00000000)
  768. WRITEOFFSET(r6,r7,(DDR_SDRAM_MD_CNTL), 0x0)
  770.         /* Refresh Interfal (tREFI) = 7.8us (1560clk) */
  771. WRITEOFFSET(r6,r7,(DDR_SDRAM_INTERVAL), 0x05080000)
  773. WRITEOFFSET(r6,r7,(DDR_DATA_INIT), 0x0000000)
  774. #if 0
  775. WRITEOFFSET(r6,r7,(0xf08), 0x0000200)
  776. #endif
  778. finalDDRInit:
  779. lis    r4,HI(CCSBAR|DDR_IO_OVCR)
  780. ori    r4,r4,LO(CCSBAR|DDR_IO_OVCR)
  781. lis    r7,0x9000
  782. stw    r7,0(r4)
  784.    isync
  786. li      r4,0x2000
  787. mtctr   r4
  788. ddrDelay:
  789. nop
  790. bdnz    ddrDelay
  792. #ifdef INCLUDE_DDR_ECC
  793. WRITEOFFSET(r6,r7,(DDR_SDRAM_CFG), 0xE2208000)
  794. #else /* INCLUDE_DDR_ECC */
  795. WRITEOFFSET(r6,r7,(DDR_SDRAM_CFG), 0xC2208000)
  796. #endif /* INCLUDE_DDR_ECC */
  798. isync
  801. /*
  802.  * Now that memory is stable we reset TLB entries for standard
  803.  * operation
  804.  */
  806.         /*
  807.          * TLB1 #0.  ROM - writethrough cached 0xf0000000 -> 0xffffffff.
  808.  * 256MB
  809.          * Attributes: SX/SW/SR **PROTECTED**
  810.          */
  812.         addis  r4,0,0x1000           /* TLBSEL = TLB1(CAM) , ESEL = 0 */
  813.         ori    r4,r4,0x0000
  814.         mtspr  MAS0, r4
  815.         addis  r5,0,0xc000           /* V = 1, IPROT = 1, TID = 0*/
  816.         ori    r5,r5,_MMU_TLB_SZ_256M  /* TS = 0, TSIZE = 16 MByte page size*/
  817.         mtspr  MAS1, r5
  818.         addis  r6,0,0xf000           /* EPN = 0xf0000000*/
  819.         ori    r6,r6,0x0016          /* WIMGE = 10110 */
  820.         mtspr  MAS2, r6
  821.         addis  r7,0,0xf000           /* RPN = 0xf0000000*/
  822.         ori    r7,r7,0x0015          /* Supervisor XWR*/
  823.         mtspr  MAS3, r7
  824.         tlbwe
  825.         tlbsync
  827.         /*
  828.          * TLB1 #1.  Main SDRAM - Cached with Coherence
  829.  * LOCAL_MEM_LOCAL_ADRS -> LOCAL_MEM_LOCAL_ADRS + LOCAL_MEM_SIZE
  830.          * Attributes: UX/UW/UR/SX/SW/SR
  831.          */
  833.         addis  r4,0,0x1001           /* TLBSEL = TLB1(CAM) , ESEL = 1*/
  834.         ori    r4,r4,0x0000
  835.         mtspr  MAS0, r4
  836.         addis  r5,0,0xc000           /* V = 1, IPROT = 1, TID = 0*/
  837.         ori    r5,r5,_MMU_TLB_SZ_256M  /* TS = 0, TSIZE = 512 MByte page size*/
  838.         mtspr  MAS1, r5
  839.         addis  r6,0,HI(LOCAL_MEM_LOCAL_ADRS) /* EPN = LOCAL_MEM_LOCAL_ADRS */
  840.         ori    r6,r6,0x0004          /* WIMGE = 00000 */
  841.         mtspr  MAS2, r6
  842.         addis  r7,0,HI(LOCAL_MEM_LOCAL_ADRS)  /* RPN = LOCAL_MEM_LOCAL_ADRS */
  843.         ori    r7,r7,0x003f          /* User/Supervisor XWR*/
  844.         mtspr  MAS3, r7
  845.         tlbwe
  846.         tlbsync
  848. #if (LOCAL_MEM_SIZE > 0x10000000)
  849.         /*
  850.          * TLB1 #3.  Main SDRAM - Cached with Coherence
  851.  * LOCAL_MEM_LOCAL_ADRS -> LOCAL_MEM_LOCAL_ADRS + LOCAL_MEM_SIZE
  852.          * Attributes: UX/UW/UR/SX/SW/SR
  853.          */
  855.         addis  r4,0,0x1003           /* TLBSEL = TLB1(CAM) , ESEL = 3*/
  856.         ori    r4,r4,0x0000
  857.         mtspr  MAS0, r4
  858.         addis  r5,0,0xc000           /* V = 1, IPROT = 1, TID = 0*/
  859.         ori    r5,r5,_MMU_TLB_SZ_256M  /* TS = 0, TSIZE = 512 MByte page size*/
  860.         mtspr  MAS1, r5
  861.         addis  r6,0,HI(LOCAL_MEM_LOCAL_ADRS + 0x10000000) /* EPN = LOCAL_MEM_LOCAL_ADRS */
  862.         ori    r6,r6,0x0004          /* WIMGE = 00000 */
  863.         mtspr  MAS2, r6
  864.         addis  r7,0,HI(LOCAL_MEM_LOCAL_ADRS + 0x10000000)  /* RPN = LOCAL_MEM_LOCAL_ADRS */
  865.         ori    r7,r7,0x003f          /* User/Supervisor XWR*/
  866.         mtspr  MAS3, r7
  867.         tlbwe
  868.         tlbsync
  869. #endif
  871.         /*
  872.          * TLB1 #2.  CCSRBAR - guarded 0xe0000000 -> 0xe0ffffff.
  873.  * 1MB
  874.          * Attributes: SX/SW/SR
  875.          */
  877.         addis  r4,0,0x1002           /* TLBSEL = TLB1(CAM) , ESEL = 2 */
  878.         ori    r4,r4,0x0000
  879.         mtspr  MAS0, r4
  880.         addis  r5,0,0xc000           /* V = 1, IPROT = 0, TID = 0*/
  881.         ori    r5,r5,_MMU_TLB_SZ_1M  /* TS = 0, TSIZE = 1 MByte page size*/
  882.         mtspr  MAS1, r5
  883.         addis  r6,0,HI(CCSBAR)           /* EPN = 0xe0000000*/
  884.         ori    r6,r6,0x000a          /* WIMGE = 10110 */
  885.         mtspr  MAS2, r6
  886.         addis  r7,0,HI(CCSBAR)           /* RPN = 0xe0000000*/
  887.         ori    r7,r7,0x003f          /* Supervisor XWR*/
  888.         mtspr  MAS3, r7
  889.         tlbwe
  890.         tlbsync
  892. #ifdef INCLUDE_SYSLED
  893.         /*
  894.          * TLB1 #4.  LED - guarded 0xe8000000 -> 0xe8ffffff.
  895.  * 1MB
  896.          * Attributes: SX/SW/SR
  897.          */
  899.         addis  r4,0,0x1004           /* TLBSEL = TLB1(CAM) , ESEL = 4 */
  900.         ori    r4,r4,0x0000
  901.         mtspr  MAS0, r4
  902.         addis  r5,0,0xc000           /* V = 1, IPROT = 0, TID = 0*/
  903.         ori    r5,r5,_MMU_TLB_SZ_1M  /* TS = 0, TSIZE = 1 MByte page size*/
  904.         mtspr  MAS1, r5
  905.         addis  r6,0,HI(ALPHA_LED_BASE_ADRS)  /* EPN = 0xe8000000*/
  906.         ori    r6,r6,0x000a          /* WIMGE = 10110 */
  907.         mtspr  MAS2, r6
  908.         addis  r7,0,HI(ALPHA_LED_BASE_ADRS)  /* RPN = 0xe8000000*/
  909.         ori    r7,r7,0x003f          /* Supervisor XWR*/
  910.         mtspr  MAS3, r7
  911.         tlbwe
  912.         tlbsync
  913. #endif /* INCLUDE_SYSLED */
  915.         b  cold
  916. checkStop:
  917. ba 0x0
  918. FUNC_END(resetEntry)
  921. #if   defined(_GNU_TOOL)
  922. .section .reset, "ax", @progbits
  923. #elif defined(_DIAB_TOOL)
  924. .section .reset, 4, "rx"
  925. #else
  926. #error "Please add a correctly spelled .section directive for your toolchain."
  927. #endif
  928. FUNC_BEGIN(resetVector)
  929. b resetEntry
  930. FUNC_END(resetVector)