开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
sbchipc.h
资源名称：bcm4702.rar　[点击查看]
上传用户：yuanda199
上传日期：2022-06-26
资源大小：412k
文件大小：7k
源码类别：

VxWorks

开发平台：

C/C++

sbchipc.h：源码内容
  1. /*
  2.     Copyright 2001, Broadcom Corporation
  3.     All Rights Reserved.
  5.     This is UNPUBLISHED PROPRIETARY SOURCE CODE of Broadcom Corporation;
  6.     the contents of this file may not be disclosed to third parties, copied or
  7.     duplicated in any form, in whole or in part, without the prior written
  8.     permission of Broadcom Corporation.
  9. */
  10. /*
  11.  * Hardware-specific "chipcommon" core definitions
  12.  * for the Broadcom HNBU family of SiliconBackplane-based chips.
  13.  *
  14.  * The chipcommon core provides chip identification, control and debugging.
  15.  *
  16.  * It includes 0, 1 or 2 uarts, a jtag port that allows direct access
  17.  * to the silicon backplane and an interface for two different types of
  18.  * serial flashes. It also contains clock frequency control, a watchdog
  19.  * interrupt timer, and a GPIO interface.
  20.  *
  21.  * Copyright(c) 2002 Broadcom Corporation
  22.  *
  23.  * $Id: sbchipc.h,v 1.1 Broadcom SDK $
  24.  */
  26. #ifndef _SBCHIPC_H
  27. #define _SBCHIPC_H
  30. /* cpp contortions to concatenate w/arg prescan */
  31. #ifndef PAD
  32. #define _PADLINE(line) pad ## line
  33. #define _XSTR(line) _PADLINE(line)
  34. #define PAD _XSTR(__LINE__)
  35. #endif /* PAD */
  37. typedef volatile struct {
  38. uint32 chipid;
  39. uint32 capabilities;
  40. uint32 corecontrol; /* corerev >= 1 */
  41. uint32 PAD[5];
  43. /* Interrupt control */
  44. uint32 intstatus;
  45. uint32 intmask;
  46. uint32 PAD[6];
  48. /* serial flash interface registers */
  49. uint32 flashcontrol;
  50. uint32 flashaddress;
  51. uint32 flashdata;
  52. uint32 PAD[1];
  54. /* Silicon backplane configuration broadcast control */
  55. uint32 broadcastaddress;
  56. uint32 broadcastdata;
  57. uint32 PAD[2];
  59. /* gpio - cleared only by power-on-reset */
  60. uint32 gpioin;
  61. uint32 gpioout;
  62. uint32 gpioouten;
  63. uint32 gpiocontrol;
  64. uint32 gpiointpolarity;
  65. uint32 gpiointmask;
  66. uint32 PAD[2];
  68. /* Watchdog timer */
  69. uint32 watchdog;
  70. uint32 PAD[3];
  72. /* clock control */
  73. uint32 clockcontrol_n;
  74. uint32 clockcontrol_sb;
  75. uint32 clockcontrol_pci;
  76. uint32 clockcontrol_uart;
  77. uint32 PAD[152];
  79. /* XXX little-endian only */
  80. /* uarts */
  81. uint8 uart0data;
  82. uint8 uart0imr;
  83. uint8 uart0fcr;
  84. uint8 uart0lcr;
  85. uint8 uart0mcr;
  86. uint8 uart0lsr;
  87. uint8 uart0msr;
  88. uint8 uart0scratch;
  90. uint8 PAD[248]; /* corerev >= 1 */
  92. uint8 uart1data;
  93. uint8 uart1imr;
  94. uint8 uart1fcr;
  95. uint8 uart1lcr;
  96. uint8 uart1mcr;
  97. uint8 uart1lsr;
  98. uint8 uart1msr;
  99. uint8 uart1scratch;
  100. } chipcregs_t;
  102. /* chipid */
  103. #define CID_ID_MASK 0x0000ffff /* Chip Id mask */
  104. #define CID_REV_MASK 0x000f0000 /* Chip Revision mask */
  105. #define CID_REV_SHIFT 16 /* Chip Revision shift */
  106. #define CID_PKG_MASK 0x00f00000 /* Package Option mask */
  107. #define CID_PKG_SHIFT 20 /* Package Option shift */
  109. /* capabilities */
  110. #define CAP_UARTS_MASK 0x00000003 /* Number of uarts */
  111. #define CAP_MIPSEB 0x00000004 /* MIPS is in big-endian mode */
  112. #define UCLK_INT 0x00000008 /* UART driven by internal divided clock */
  113. #define CAP_SFLASH_MASK 0x00000700 /* Type of Serial flash */
  114. #define CAP_PLL_MASK 0x00030000 /* Type of PLL */
  115. #define PLL_NONE 0x00000000
  116. #define PLL_N3M 0x00010000
  118. /* corecontrol */
  119. #define CC_UARTCLKO 0x00000001 /* Drive UART with internal clock */
  121. /* clockcontrol_n */
  122. #define CN_N1_MASK 0x3f /* n1 control */
  123. #define CN_N2_MASK 0x1f00 /* n2 control */
  124. #define CN_N2_SHIFT 8
  126. /* clockcontrol_sb/pci/uart */
  127. #define CC_M1_MASK 0x3f /* m1 control */
  128. #define CC_M2_MASK 0x1f00 /* m2 control */
  129. #define CC_M2_SHIFT 8
  130. #define CC_M3_MASK 0x3f0000 /* m3 control */
  131. #define CC_M3_SHIFT 16
  132. #define CC_MC_MASK 0x1f000000 /* mux control */
  133. #define CC_MC_SHIFT 24
  135. /* Clock control values for 125Mhz */
  136. #define CC_125_N 0x0802 /* Default values for bcm4310 */
  137. #define CC_125_M 0x04020009
  138. #define CC_125_M25 0x11090009
  139. #define CC_125_M33 0x11090005
  141. /* Clock control magic field values */
  142. #define CC_F6_2 0x02 /* A factor of 2 in */
  143. #define CC_F6_3 0x03 /* 6-bit fields like */
  144. #define CC_F6_4 0x05 /* N1, M1 or M3 */
  145. #define CC_F6_5 0x09
  146. #define CC_F6_6 0x11
  147. #define CC_F6_7 0x21
  149. #define CC_F5_BIAS 5 /* 5-bit fields get this added */
  151. #define CC_MC_BYPASS 0x08
  152. #define CC_MC_M1 0x04
  153. #define CC_MC_M1M2 0x02
  154. #define CC_MC_M1M2M3 0x01
  155. #define CC_MC_M1M3 0x11
  157. #define CC_CLOCK_BASE 24000000 /* Half the clock freq */
  159. /* Flash types in the chipcommon capabilities register */
  160. #define SFLASH_NONE 0x000
  161. #define SFLASH_ST 0x100
  162. #define SFLASH_AT 0x200
  164. /* Start/busy bit in flashcontrol */
  165. #define SFLASH_START 0x80000000
  166. #define SFLASH_BUSY SFLASH_START
  168. /* flashcontrol opcodes for ST flashes */
  169. #define SFLASH_ST_WREN 0x0006 /* Write Enable */
  170. #define SFLASH_ST_WRDIS 0x0004 /* Write Disable */
  171. #define SFLASH_ST_RDSR 0x0105 /* Read Status Register */
  172. #define SFLASH_ST_WRSR 0x0101 /* Write Status Register */
  173. #define SFLASH_ST_READ 0x0303 /* Read Data Bytes */
  174. #define SFLASH_ST_PP 0x0302 /* Page Program */
  175. #define SFLASH_ST_SE 0x02d8 /* Sector Erase */
  176. #define SFLASH_ST_BE 0x00c7 /* Bulk Erase */
  177. #define SFLASH_ST_DP 0x00b9 /* Deep Power-down */
  178. #define SFLASH_ST_RES 0x03ab /* Read Electronic Signature */
  180. /* Status register bits for ST flashes */
  181. #define SFLASH_ST_WIP 0x01 /* Write In Progress */
  182. #define SFLASH_ST_WEL 0x02 /* Write Enable Latch */
  183. #define SFLASH_ST_BP_MASK 0x1c /* Block Protect */
  184. #define SFLASH_ST_BP_SHIFT 2
  185. #define SFLASH_ST_SRWD 0x80 /* Status Register Write Disable */
  187. /* flashcontrol opcodes for Atmel flashes */
  188. #define SFLASH_AT_READ                          0x07e8
  189. #define SFLASH_AT_PAGE_READ                     0x07d2
  190. /* PR9631: impossible to specify Atmel Buffer Read command */
  191. #define SFLASH_AT_BUF1_READ
  192. #define SFLASH_AT_BUF2_READ
  193. #define SFLASH_AT_STATUS                        0x01d7
  194. #define SFLASH_AT_BUF1_WRITE                    0x0384
  195. #define SFLASH_AT_BUF2_WRITE                    0x0387
  196. #define SFLASH_AT_BUF1_ERASE_PROGRAM            0x0283
  197. #define SFLASH_AT_BUF2_ERASE_PROGRAM            0x0286
  198. #define SFLASH_AT_BUF1_PROGRAM                  0x0288
  199. #define SFLASH_AT_BUF2_PROGRAM                  0x0289
  200. #define SFLASH_AT_PAGE_ERASE                    0x0281
  201. #define SFLASH_AT_BLOCK_ERASE                   0x0250
  202. #define SFLASH_AT_BUF1_WRITE_ERASE_PROGRAM      0x0382
  203. #define SFLASH_AT_BUF2_WRITE_ERASE_PROGRAM      0x0385
  204. #define SFLASH_AT_BUF1_LOAD                     0x0253
  205. #define SFLASH_AT_BUF2_LOAD                     0x0255
  206. #define SFLASH_AT_BUF1_COMPARE                  0x0260
  207. #define SFLASH_AT_BUF2_COMPARE                  0x0261
  208. #define SFLASH_AT_BUF1_REPROGRAM                0x0258
  209. #define SFLASH_AT_BUF2_REPROGRAM                0x0259
  211. /* Status register bits for Atmel flashes */
  212. #define SFLASH_AT_READY 0x80
  213. #define SFLASH_AT_MISMATCH 0x40
  214. #define SFLASH_AT_ID_MASK 0x38
  215. #define SFLASH_AT_ID_SHIFT 3
  217. #endif /* _SBCHIPC_H */