开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
sbextif.h
资源名称：bcm4702.rar　[点击查看]
上传用户：yuanda199
上传日期：2022-06-26
资源大小：412k
文件大小：7k
源码类别：

VxWorks

开发平台：

C/C++

sbextif.h：源码内容
  1. /*
  2.     Copyright 2001, Broadcom Corporation
  3.     All Rights Reserved.
  4.     
  5.     This is UNPUBLISHED PROPRIETARY SOURCE CODE of Broadcom Corporation;
  6.     the contents of this file may not be disclosed to third parties, copied or
  7.     duplicated in any form, in whole or in part, without the prior written
  8.     permission of Broadcom Corporation.
  9. */
  10. /*
  11.  * Hardware-specific External Interface I/O core definitions
  12.  * for the BCM47xx family of SiliconBackplane-based chips.
  13.  *
  14.  * The External Interface core supports a total of three external chip selects
  15.  * supporting external interfaces. One of the external chip selects is
  16.  * used for Flash, one is used for PCMCIA, and the other may be
  17.  * programmed to support either a synchronous interface or an
  18.  * asynchronous interface. The asynchronous interface can be used to
  19.  * support external devices such as UARTs and the BCM2019 Bluetooth
  20.  * baseband processor.
  21.  * The external interface core also contains 2 on-chip 16550 UARTs, clock
  22.  * frequency control, a watchdog interrupt timer, and a GPIO interface.
  23.  *
  24.  * Copyright(c) 2001 Broadcom Corporation
  25.  * $Id: sbextif.h,v 1.1 Broadcom SDK $
  26.  */
  28. #ifndef _SBEXTIF_H
  29. #define _SBEXTIF_H
  31. /* external interface address space */
  32. #define EXTIF_PCMCIA_MEMBASE(x) (x)
  33. #define EXTIF_PCMCIA_IOBASE(x) ((x) + 0x100000)
  34. #define EXTIF_PCMCIA_CFGBASE(x) ((x) + 0x200000)
  35. #define EXTIF_CFGIF_BASE(x) ((x) + 0x800000)
  36. #define EXTIF_FLASH_BASE(x) ((x) + 0xc00000)
  38. /* cpp contortions to concatenate w/arg prescan */
  39. #ifndef PAD
  40. #define _PADLINE(line) pad ## line
  41. #define _XSTR(line) _PADLINE(line)
  42. #define PAD _XSTR(__LINE__)
  43. #endif /* PAD */
  45. /*
  46.  * The multiple instances of output and output enable registers
  47.  * are present to allow driver software for multiple cores to control
  48.  * gpio outputs without needing to share a single register pair.
  49.  */
  50. struct gpiouser {
  51. uint32 out;
  52. uint32 outen;
  53. };
  54. #define NGPIOUSER 5
  56. typedef volatile struct {
  57. uint32 corecontrol;
  58. uint32 extstatus;
  59. uint32 PAD[2];
  61. /* pcmcia control registers */
  62. uint32 pcmcia_config;
  63. uint32 pcmcia_memwait;
  64. uint32 pcmcia_attrwait;
  65. uint32 pcmcia_iowait;
  67. /* programmable interface control registers */
  68. uint32 prog_config;
  69. uint32 prog_waitcount;
  71. /* flash control registers */
  72. uint32 flash_config;
  73. uint32 flash_waitcount;
  74. uint32 PAD[4];
  76. uint32 watchdog;
  78. /* clock control */
  79. uint32 clockcontrol_n;
  80. uint32 clockcontrol_sb;
  81. uint32 clockcontrol_pci;
  82. uint32 clockcontrol_mii;
  83. uint32 PAD[3];
  85. /* gpio */
  86. uint32 gpioin;
  87. struct gpiouser gpio[NGPIOUSER];
  88. uint32 PAD;
  89. uint32 ejtagouten;
  90. uint32 gpiointpolarity;
  91. uint32 gpiointmask;
  92. uint32 PAD[153];
  94. /* uart XXX: Little endian only */
  95. uint8 uartdata;
  96. uint8 PAD[3];
  97. uint8 uartimer;
  98. uint8 PAD[3];
  99. uint8 uartfcr;
  100. uint8 PAD[3];
  101. uint8 uartlcr;
  102. uint8 PAD[3];
  103. uint8 uartmcr;
  104. uint8 PAD[3];
  105. uint8 uartlsr;
  106. uint8 PAD[3];
  107. uint8 uartmsr;
  108. uint8 PAD[3];
  109. uint8 uartscratch;
  110. uint8 PAD[3];
  111. } extifregs_t;
  113. /* corecontrol */
  114. #define CC_UE (1 << 0) /* uart enable */
  116. /* extstatus */
  117. #define ES_EM (1 << 0) /* endian mode (ro) */
  118. #define ES_EI (1 << 1) /* external interrupt pin (ro) */
  119. #define ES_GI (1 << 1) /* gpio interrupt pin (ro) */
  121. /* pcmcia/prog/flash_config */
  122. #define CF_EN (1 << 0) /* enable */
  123. #define CF_EM_MASK 0xe /* mode */
  124. #define CF_EM_SHIFT 1
  125. #define CF_EM_FLASH 0x0 /* flash/asynchronous mode */
  126. #define CF_EM_SYNC 0x2 /* synchronous mode */
  127. #define CF_EM_PCMCIA 0x4 /* pcmcia mode */
  128. #define CF_DS (1 << 4) /* destsize:  0=8bit, 1=16bit */
  129. #define CF_BS (1 << 5) /* byteswap */
  130. #define CF_CD_MASK 0xc0 /* clock divider */
  131. #define CF_CD_SHIFT 6
  132. #define CF_CD_DIV2 0x0 /* backplane/2 */
  133. #define CF_CD_DIV3 0x40 /* backplane/3 */
  134. #define CF_CD_DIV4 0x80 /* backplane/4 */
  135. #define CF_CE (1 << 8) /* clock enable */
  136. #define CF_SB (1 << 9) /* size/bytestrobe (synch only) */
  138. /* pcmcia_memwait */
  139. #define PM_W0_MASK 0x3f /* waitcount0 */
  140. #define PM_W1_MASK 0x1f00 /* waitcount1 */
  141. #define PM_W1_SHIFT 8
  142. #define PM_W2_MASK 0x1f0000 /* waitcount2 */
  143. #define PM_W2_SHIFT 16
  144. #define PM_W3_MASK 0x1f000000 /* waitcount3 */
  145. #define PM_W3_SHIFT 24
  147. /* pcmcia_attrwait */
  148. #define PA_W0_MASK 0x3f /* waitcount0 */
  149. #define PA_W1_MASK 0x1f00 /* waitcount1 */
  150. #define PA_W1_SHIFT 8
  151. #define PA_W2_MASK 0x1f0000 /* waitcount2 */
  152. #define PA_W2_SHIFT 16
  153. #define PA_W3_MASK 0x1f000000 /* waitcount3 */
  154. #define PA_W3_SHIFT 24
  156. /* pcmcia_iowait */
  157. #define PI_W0_MASK 0x3f /* waitcount0 */
  158. #define PI_W1_MASK 0x1f00 /* waitcount1 */
  159. #define PI_W1_SHIFT 8
  160. #define PI_W2_MASK 0x1f0000 /* waitcount2 */
  161. #define PI_W2_SHIFT 16
  162. #define PI_W3_MASK 0x1f000000 /* waitcount3 */
  163. #define PI_W3_SHIFT 24
  165. /* prog_waitcount */
  166. #define PW_W0_MASK 0x0000001f /* waitcount0 */
  167. #define PW_W1_MASK 0x00001f00 /* waitcount1 */
  168. #define PW_W1_SHIFT 8
  169. #define PW_W2_MASK 0x001f0000 /* waitcount2 */
  170. #define PW_W2_SHIFT 16
  171. #define PW_W3_MASK 0x1f000000 /* waitcount3 */
  172. #define PW_W3_SHIFT 24
  174. #define PW_W0       0x0000000c
  175. #define PW_W1       0x00000a00
  176. #define PW_W2       0x00020000
  177. #define PW_W3       0x01000000
  179. /* flash_waitcount */
  180. #define FW_W0_MASK 0x1f /* waitcount0 */
  181. #define FW_W1_MASK 0x1f00 /* waitcount1 */
  182. #define FW_W1_SHIFT 8
  183. #define FW_W2_MASK 0x1f0000 /* waitcount2 */
  184. #define FW_W2_SHIFT 16
  185. #define FW_W3_MASK 0x1f000000 /* waitcount3 */
  186. #define FW_W3_SHIFT 24
  188. /* watchdog */
  189. #define WATCHDOG_CLOCK 48000000 /* Hz */
  191. /* clockcontrol_n */
  192. #define CN_N1_MASK 0x3f /* n1 control */
  193. #define CN_N2_MASK 0x1f00 /* n2 control */
  194. #define CN_N2_SHIFT 8
  196. /* clockcontrol_sb/pci/mii */
  197. #define CC_M1_MASK 0x3f /* m1 control */
  198. #define CC_M2_MASK 0x1f00 /* m2 control */
  199. #define CC_M2_SHIFT 8
  200. #define CC_M3_MASK 0x3f0000 /* m3 control */
  201. #define CC_M3_SHIFT 16
  202. #define CC_MC_MASK 0x1f000000 /* mux control */
  203. #define CC_MC_SHIFT 24
  205. /* Clock control default values */
  206. #define CC_DEF_N 0x0009 /* Default values for bcm4710 */
  207. #define CC_DEF_100 0x04020011
  208. #define CC_DEF_33 0x11030011
  209. #define CC_DEF_25 0x11050011
  211. /* Clock control values for 125Mhz */
  212. #define CC_125_N 0x0802
  213. #define CC_125_M 0x04020009
  214. #define CC_125_M25 0x11090009
  215. #define CC_125_M33 0x11090005
  217. /* Clock control magic field values */
  218. #define CC_F6_2 0x02 /* A factor of 2 in */
  219. #define CC_F6_3 0x03 /*  6-bit fields like */
  220. #define CC_F6_4 0x05 /*  N1, M1 or M3 */
  221. #define CC_F6_5 0x09
  222. #define CC_F6_6 0x11
  223. #define CC_F6_7 0x21
  225. #define CC_F5_BIAS 5 /* 5-bit fields get this added */
  227. #define CC_MC_BYPASS 0x08
  228. #define CC_MC_M1 0x04
  229. #define CC_MC_M1M2 0x02
  230. #define CC_MC_M1M2M3 0x01
  231. #define CC_MC_M1M3 0x11
  233. #define CC_CLOCK_BASE 24000000 /* Half the clock freq. in the 4710 */
  235. #endif /* _SBEXTIF_H */