开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
hnddma.h
资源名称：bcm4702.rar　[点击查看]
上传用户：yuanda199
上传日期：2022-06-26
资源大小：412k
文件大小：6k
源码类别：

VxWorks

开发平台：

C/C++

hnddma.h：源码内容
  1. /*
  2.     Copyright 2001, Broadcom Corporation
  3.     All Rights Reserved.
  4.     
  5.     This is UNPUBLISHED PROPRIETARY SOURCE CODE of Broadcom Corporation;
  6.     the contents of this file may not be disclosed to third parties, copied or
  7.     duplicated in any form, in whole or in part, without the prior written
  8.     permission of Broadcom Corporation.
  9. */
  10. /*
  11.  * Generic Broadcom Home Networking Division (HND) DMA engine definitions.
  12.  * This supports the following chips: BCM42xx, 44xx, 47xx .
  13.  *
  14.  * $Id: hnddma.h,v 1.1 Broadcom SDK $
  15.  * Copyright(c) 2001 Broadcom Corporation
  16.  */
  18. #ifndef _hnddma_h_
  19. #define _hnddma_h_
  21. /*
  22.  * Each DMA processor consists of a transmit channel and a receive channel.
  23.  */
  24. typedef volatile struct {
  25. /* transmit channel */
  26. uint32 xmtcontrol; /* enable, et al */
  27. uint32 xmtaddr; /* descriptor ring base address (4K aligned) */
  28. uint32 xmtptr; /* last descriptor posted to chip */
  29. uint32 xmtstatus; /* current active descriptor, et al */
  31. /* receive channel */
  32. uint32 rcvcontrol; /* enable, et al */
  33. uint32 rcvaddr; /* descriptor ring base address (4K aligned) */
  34. uint32 rcvptr; /* last descriptor posted to chip */
  35. uint32 rcvstatus; /* current active descriptor, et al */
  36. } dmaregs_t;
  38. typedef volatile struct {
  39. /* diag access */
  40. uint32 fifoaddr; /* diag address */
  41. uint32 fifodatalow; /* low 32bits of data */
  42. uint32 fifodatahigh; /* high 32bits of data */
  43. uint32 pad; /* reserved */
  44. } dmafifo_t;
  46. /* transmit channel control */
  47. #define XC_XE ((uint32)1 << 0) /* transmit enable */
  48. #define XC_SE ((uint32)1 << 1) /* transmit suspend request */
  49. #define XC_LE ((uint32)1 << 2) /* loopback enable */
  50. #define XC_FPRI ((uint32)1 << 3) /* fair priority */
  51. #define XC_FL ((uint32)1 << 4) /* flush request */
  53. /* transmit descriptor table pointer */
  54. #define XP_LD_MASK 0xfff /* last valid descriptor */
  56. /* transmit channel status */
  57. #define XS_CD_MASK 0x0fff /* current descriptor pointer */
  58. #define XS_XS_MASK 0xf000 /* transmit state */
  59. #define XS_XS_SHIFT 12
  60. #define XS_XS_DISABLED 0x0000 /* disabled */
  61. #define XS_XS_ACTIVE 0x1000 /* active */
  62. #define XS_XS_IDLE 0x2000 /* idle wait */
  63. #define XS_XS_STOPPED 0x3000 /* stopped */
  64. #define XS_XS_SUSP 0x4000 /* suspend pending */
  65. #define XS_XE_MASK 0xf0000 /* transmit errors */
  66. #define XS_XE_SHIFT 16
  67. #define XS_XE_NOERR 0x00000 /* no error */
  68. #define XS_XE_DPE 0x10000 /* descriptor protocol error */
  69. #define XS_XE_DFU 0x20000 /* data fifo underrun */
  70. #define XS_XE_BEBR 0x30000 /* bus error on buffer read */
  71. #define XS_XE_BEDA 0x40000 /* bus error on descriptor access */
  72. #define XS_FL ((uint32)1 << 20) /* flushed */
  74. /* receive channel control */
  75. #define RC_RE ((uint32)1 << 0) /* receive enable */
  76. #define RC_RO_MASK 0xfe /* receive frame offset */
  77. #define RC_RO_SHIFT 1
  78. #define RC_FM ((uint32)1 << 8) /* direct fifo receive (pio) mode */
  80. /* receive descriptor table pointer */
  81. #define RP_LD_MASK 0xfff /* last valid descriptor */
  83. /* receive channel status */
  84. #define RS_CD_MASK 0x0fff /* current descriptor pointer */
  85. #define RS_RS_MASK 0xf000 /* receive state */
  86. #define RS_RS_SHIFT 12
  87. #define RS_RS_DISABLED 0x0000 /* disabled */
  88. #define RS_RS_ACTIVE 0x1000 /* active */
  89. #define RS_RS_IDLE 0x2000 /* idle wait */
  90. #define RS_RS_STOPPED 0x3000 /* reserved */
  91. #define RS_RE_MASK 0xf0000 /* receive errors */
  92. #define RS_RE_SHIFT 16
  93. #define RS_RE_NOERR 0x00000 /* no error */
  94. #define RS_RE_DPE 0x10000 /* descriptor protocol error */
  95. #define RS_RE_DFO 0x20000 /* data fifo overflow */
  96. #define RS_RE_BEBW 0x30000 /* bus error on buffer write */
  97. #define RS_RE_BEDA 0x40000 /* bus error on descriptor access */
  99. /* fifoaddr */
  100. #define FA_OFF_MASK 0xffff /* offset */
  101. #define FA_SEL_MASK 0xf0000 /* select */
  102. #define FA_SEL_SHIFT 16
  103. #define FA_SEL_XDD 0x00000 /* transmit dma data */
  104. #define FA_SEL_XDP 0x10000 /* transmit dma pointers */
  105. #define FA_SEL_RDD 0x40000 /* receive dma data */
  106. #define FA_SEL_RDP 0x50000 /* receive dma pointers */
  107. #define FA_SEL_XFD 0x80000 /* transmit fifo data */
  108. #define FA_SEL_XFP 0x90000 /* transmit fifo pointers */
  109. #define FA_SEL_RFD 0xc0000 /* receive fifo data */
  110. #define FA_SEL_RFP 0xd0000 /* receive fifo pointers */
  112. /*
  113.  * DMA Descriptor
  114.  * Descriptors are only read by the hardware, never written back.
  115.  */
  116. typedef volatile struct {
  117. uint32 ctrl; /* misc control bits & bufcount */
  118. uint32 addr; /* data buffer address */
  119. } dmadd_t;
  121. /*
  122.  * Each descriptor ring must be 4096byte aligned
  123.  * and fit within a single 4096byte page.
  124.  */
  125. #define DMAMAXRINGSZ 4096
  126. #define DMARINGALIGN 4096
  128. /* control flags */
  129. #define CTRL_BC_MASK 0x1fff /* buffer byte count */
  130. #define CTRL_EOT ((uint32)1 << 28) /* end of descriptor table */
  131. #define CTRL_IOC ((uint32)1 << 29) /* interrupt on completion */
  132. #define CTRL_EOF ((uint32)1 << 30) /* end of frame */
  133. #define CTRL_SOF ((uint32)1 << 31) /* start of frame */
  135. /* control flags in the range [27:20] are core-specific and not defined here */
  136. #define CTRL_CORE_MASK 0x0ff00000
  138. /* export structure */
  139. typedef volatile struct {
  140. /* rx error counters */
  141. uint rxgiants; /* rx giant frames */
  142. uint rxnobuf; /* rx out of dma descriptors */
  143. /* tx error counters */
  144. uint txnobuf; /* tx out of dma descriptors */
  145. } hnddma_t;
  147. #ifndef di_t
  148. #define di_t void
  149. #endif
  151. /* externs */
  152. extern void *dma_attach(void *drv, void *dev, char *name, dmaregs_t *dmaregs,
  153. uint ntxd, uint nrxd, uint rxbufsize, uint nrxpost, uint rxoffset,
  154. uint ddoffset, uint dataoffset, uint *msg_level);
  155. extern void dma_detach(di_t *di);
  156. extern void dma_txreset(di_t *di);
  157. extern void dma_rxreset(di_t *di);
  158. extern void dma_txinit(di_t *di);
  159. extern bool dma_txenabled(di_t *di);
  160. extern void dma_rxinit(di_t *di);
  161. extern void dma_rxenable(di_t *di);
  162. extern bool dma_rxenabled(di_t *di);
  163. extern void dma_txsuspend(di_t *di);
  164. extern void dma_txresume(di_t *di);
  165. extern bool dma_txsuspended(di_t *di);
  166. extern bool dma_txstopped(di_t *di);
  167. extern bool dma_rxstopped(di_t *di);
  168. extern int dma_txfast(di_t *di, void *p, uint32 coreflags);
  169. extern int dma_tx(di_t *di, void *p, uint32 coreflags);
  170. extern void dma_fifoloopbackenable(di_t *di);
  171. extern void *dma_rx(di_t *di);
  172. extern void dma_rxfill(di_t *di);
  173. extern void dma_txreclaim(di_t *di, bool forceall);
  174. extern void dma_rxreclaim(di_t *di);
  175. extern char *dma_dump(di_t *di, char *buf);
  176. extern uint dma_getvar(di_t *di, char *name);
  177. extern void *dma_getnexttxp(di_t *di, bool forceall);
  178. extern void *dma_getnextrxp(di_t *di, bool forceall);
  180. #endif /* _hnddma_h_ */