开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
romInit.s
资源名称：bcm4702.rar　[点击查看]
上传用户：yuanda199
上传日期：2022-06-26
资源大小：412k
文件大小：22k
源码类别：

VxWorks

开发平台：

C/C++

romInit.s：源码内容
  1. /*
  2.     Copyright 2001, Broadcom Corporation
  3.     All Rights Reserved.
  4.     
  5.     This is UNPUBLISHED PROPRIETARY SOURCE CODE of Broadcom Corporation;
  6.     the contents of this file may not be disclosed to third parties, copied or
  7.     duplicated in any form, in whole or in part, without the prior written
  8.     permission of Broadcom Corporation.
  9. */
  11. /* romInit.s - BCM47XX ROM initialization module */
  12. /* modified from IDT S134 ROM initialization module */
  14. /* Copyright 1984-1996 Wind River Systems, Inc. */
  15.         .data
  16.         .globl  copyright_wind_river
  18. /*
  19. DESCRIPTION
  20. This module contains the entry code for the VxWorks bootrom.
  21. The entry point romInit, is the first code executed on power-up.
  23. The routine sysToMonitor() jumps to romInit() to perform a
  24. "warm boot".
  26. */
  28. #define _ASMLANGUAGE            /* used by vxworks include files */
  30. #include "vxWorks.h"
  31. #include "arch/mips/ivMips.h"
  32. #include "arch/mips/asmMips.h"
  33. #include "arch/mips/esfMips.h"
  34. #include "sysLib.h"
  35. #include "config.h"
  37. /* 47xx specific includes */
  38. #if 0
  39. #include "sbsdram.h"
  40. #include "sbextif.h"
  41. #endif
  43. #undef SDRAM_INIT
  44. #undef SDRAM_CONFIG
  45. #undef SDRAM_REFRESH
  47. #define SDRAM_INIT_1MX16X4    0x0419 /* 1Meg X 16 X 4 banks */
  48. #define SDRAM_INIT_2MX16X4    0x0c29 /* 2Meg X 16 X 4 banks */
  49. #define SDRAM_CONFIG  0x0000
  50. #define SDRAM_REFRESH 0x8040
  52. #define CORECLK_125_PCI_33
  53. #undef CORECLK_125_PCI_25
  54. #undef CORECLK_100_PCI_33
  55. #undef CORECLK_100_PCI_25
  57. #define  WATCHDOG_OFFSET        0x40
  58. #define  CLOCK_CTRL_N_OFFSET    0x44
  59. #define  CLOCK_CTRL_SB_OFFSET   0x48
  60. #define  CLOCK_CTRL_PCI_OFFSET  0x4c
  61. /* Clock control default values */
  62. #define CC_DEF_N 0x0009 /* Default values for bcm4710 */
  63. #define CC_DEF_100 0x04020011
  64. #define CC_DEF_M CC_DEF_100
  65. #define CC_DEF_M33 0x11030011
  66. #define CC_DEF_M25 0x11050011
  68. /* Clock control values for 125Mhz */
  69. #define CC_125_N 0x0802
  70. #define CC_125_M 0x04020009
  71. #define CC_125_M25 0x11090009
  72. #define CC_125_M33 0x11090005
  74. #define   RAM_DST_ADRS  RAM_HIGH_ADRS
  76. /* internals */
  78. .globl romInit /* start of system code */
  79.         .globl  romReboot               /* sw reboot address */
  81. /* externals */
  83. .globl romStart /* system initialization routine */
  84.  
  85. /* external defs */
  87. .extern end 0 /* end of program */
  88. .extern etext 0 /* end of text section */
  89. .extern _fbss 0 /* start of bss section */
  90. .extern _fdata 0 /* start of data section */
  92. .data
  94. /* ensure data segment is 16-byte aligned */
  96. .align  4
  97. _sdata:
  98. .asciiz "start of data"
  100. .text
  102. /*
  103.  * relocate an address
  104.  * Make the address an uncached address
  105.  * This will trash ra!
  106.  */
  107. #define RELOC(toreg,address) 
  108.         bal     9f; 
  109. 9:; 
  110.         la      toreg,address; 
  111.         addu    toreg,ra; 
  112.         la      ra,9b; 
  113.         subu    toreg,ra
  116. #define RVECENT(f,n) 
  117. b f; nop
  118. #define XVECENT(f,bev) 
  119. b f; li k0,bev
  122. .text
  123. promEntry:
  124. romInit:
  125. _romInit:
  126. .set noreorder
  127. RVECENT(__romInit,0) /* PROM entry point */
  128. RVECENT(romReboot,1) /* software reboot */
  129. RVECENT(romReserved,2)
  130. RVECENT(romReserved,3)
  131. RVECENT(romReserved,4)
  132. RVECENT(romReserved,5)
  133. RVECENT(romReserved,6)
  134. RVECENT(romReserved,7)
  135. RVECENT(romReserved,8)
  136. RVECENT(romReserved,9)
  137. RVECENT(romReserved,10)
  138. RVECENT(romReserved,11)
  139. RVECENT(romReserved,12)
  140. RVECENT(romReserved,13)
  141. RVECENT(romReserved,14)
  142. RVECENT(romReserved,15)
  143. RVECENT(romReserved,16)
  144. RVECENT(romReserved,17) 
  145. RVECENT(romReserved,18)
  146. RVECENT(romReserved,19)
  147. RVECENT(romReserved,20)
  148. RVECENT(romReserved,21)
  149. RVECENT(romReserved,22)
  150. RVECENT(romReserved,23)
  151. RVECENT(romReserved,24)
  152. RVECENT(romReserved,25)
  153. RVECENT(romReserved,26)
  154. RVECENT(romReserved,27)
  155. RVECENT(romReserved,28)
  156. RVECENT(romReserved,29)
  157. RVECENT(romReserved,30)
  158. RVECENT(romReserved,31)
  159. RVECENT(romReserved,32)
  160. RVECENT(romReserved,33)
  161. RVECENT(romReserved,34)
  162. RVECENT(romReserved,35)
  163. RVECENT(romReserved,36)
  164. RVECENT(romReserved,37)
  165. RVECENT(romReserved,38)
  166. RVECENT(romReserved,39)
  167. RVECENT(romReserved,40)
  168. RVECENT(romReserved,41)
  169. RVECENT(romReserved,42)
  170. RVECENT(romReserved,43)
  171. RVECENT(romReserved,44)
  172. RVECENT(romReserved,45)
  173. RVECENT(romReserved,46)
  174. RVECENT(romReserved,47)
  175. #if CPU==RC32364
  176.         XVECENT(romExcHandle,0x380)
  177. #else
  178. RVECENT(romReserved,48)
  179. #endif
  180. RVECENT(romReserved,49)
  181. RVECENT(romReserved,50)
  182. RVECENT(romReserved,51)
  183. RVECENT(romReserved,52)
  184. RVECENT(romReserved,53)
  185. RVECENT(romReserved,54)
  186. RVECENT(romReserved,55)
  187. RVECENT(romReserved,56)
  188. RVECENT(romReserved,57)
  189. RVECENT(romReserved,58)
  190. RVECENT(romReserved,59)
  191. RVECENT(romReserved,60)
  192. RVECENT(romReserved,61)
  193. RVECENT(romReserved,62)
  194. RVECENT(romReserved,63)
  195. #if CPU_VAR==RC32364
  196. XVECENT(romExcHandle,0x200) /* bfc00200: RC32364 tlbmiss vector */
  197. #else
  198. RVECENT(romReserved,64)
  199. #endif
  200. RVECENT(romReserved,65)
  201. RVECENT(romReserved,66)
  202. RVECENT(romReserved,67)
  203. RVECENT(romReserved,68)
  204. RVECENT(romReserved,69)
  205. RVECENT(romReserved,70)
  206. RVECENT(romReserved,71)
  207. RVECENT(romReserved,72)
  208. RVECENT(romReserved,73)
  209. RVECENT(romReserved,74)
  210. RVECENT(romReserved,75)
  211. RVECENT(romReserved,76)
  212. RVECENT(romReserved,77)
  213. RVECENT(romReserved,78)
  214. RVECENT(romReserved,79)
  215. RVECENT(romReserved,80)
  216. RVECENT(romReserved,81)
  217. RVECENT(romReserved,82)
  218. RVECENT(romReserved,83)
  219. RVECENT(romReserved,84)
  220. RVECENT(romReserved,85)
  221. RVECENT(romReserved,86)
  222. RVECENT(romReserved,87)
  223. RVECENT(romReserved,88)
  224. RVECENT(romReserved,89)
  225. RVECENT(romReserved,90)
  226. RVECENT(romReserved,91)
  227. RVECENT(romReserved,92)
  228. RVECENT(romReserved,93)
  229. RVECENT(romReserved,94)
  230. RVECENT(romReserved,95)
  231. #if CPU_VAR==RC32364
  232. XVECENT(romExcHandle,0x300) /* bfc00300: RC32364 cache vector */
  233. #else
  234. RVECENT(romReserved,96)
  235. #endif
  236. RVECENT(romReserved,97)
  237. RVECENT(romReserved,98)
  238. RVECENT(romReserved,99)
  239. RVECENT(romReserved,100)
  240. RVECENT(romReserved,101)
  241. RVECENT(romReserved,102)
  242. RVECENT(romReserved,103)
  243. RVECENT(romReserved,104)
  244. RVECENT(romReserved,105)
  245. RVECENT(romReserved,106)
  246. RVECENT(romReserved,107)
  247. RVECENT(romReserved,108)
  248. RVECENT(romReserved,109)
  249. RVECENT(romReserved,110)
  250. RVECENT(romReserved,111)
  251. #if CPU_VAR==RC32364
  252. XVECENT(romExcHandle,0x380) /* bfc00380: RC32364 general vector */
  253. #else
  254. RVECENT(romReserved,112)
  255. #endif
  256. RVECENT(romReserved,113)
  257. RVECENT(romReserved,114)
  258. RVECENT(romReserved,115)
  259. RVECENT(romReserved,116)
  260. RVECENT(romReserved,116)
  261. RVECENT(romReserved,118)
  262. RVECENT(romReserved,119)
  263. RVECENT(romReserved,120)
  264. RVECENT(romReserved,121)
  265. RVECENT(romReserved,122)
  266. RVECENT(romReserved,123)
  267. RVECENT(romReserved,124)
  268. RVECENT(romReserved,125)
  269. RVECENT(romReserved,126)
  270. RVECENT(romReserved,127)
  272. /* We hope there are no more reserved vectors!
  273.  * 128 * 8 == 1024 == 0x400
  274.  * so this is address R_VEC+0x400 == 0xbfc00400
  275.  */
  276. .set reorder
  277. .align 4
  279. /********************************************************************************
  280. *
  281. * romInit - entry point for VxWorks in ROM
  282. *
  284. * romInit 
  285. *     (
  286. *     int startType
  287. *     )
  289. */
  291. __romInit: /* force power-on startType        */
  293.         .set    nomove
  295.         # set SR and CAUSE to something sensible
  296.         li      v0,SR_BEV
  297. #if 0
  298.         .set noreorder
  299.         .set noat
  300. #endif
  301.         mtc0    v0,C0_SR
  302.         mtc0    zero,C0_CAUSE
  303.         mtc0    zero,$18        # C0_WATCHLO
  304.         mtc0    zero,$19        # C0_WATCHHI
  307.         /***********
  308.          * Initialize the hardware
  309.          ***********/
  311.         li      t0, 2
  312.         mtc0    $16, t0
  313.         nop
  314.         /*  Enable "PCMCIA" chip select -- that's where LEDs reside */
  316.         li      a0, 0xb8007000
  317.         li      a1, 1
  318.         sw      a1, 0x10(a0)
  320.         /*  Enable external uart on the asynch chip select */
  322.         sw      a1, 0x20(a0)            /* enable the async interface */
  323.         li      a1, 0x01020a0c          /* prog wait cnt for ext uart */
  324.         sw      a1, 0x24(a0)
  326.         RELOC(a0,Init_msg)
  327.         bal     displaymsg
  328.         nop
  330.         /* Core clock selection */
  331. #ifdef CORECLK_125_PCI_33
  332.         li  t0, CC_125_N
  333.         li  t1, CC_125_M
  334.         li  t2, CC_125_M33
  335. #define CORECLK_XXX_PCI_YY
  336. #endif
  337. #ifdef  CORECLK_125_PCI_25
  338.         li  t0, CC_125_N
  339.         li  t1, CC_125_M
  340.         li  t2, CC_125_M25
  341. #define CORECLK_XXX_PCI_YY
  342. #endif
  343. #ifdef CORECLK_100_PCI_33
  344.         li  t0, CC_DEF_N
  345.         li  t1, CC_DEF_M
  346.         li  t2, CC_DEF_M33
  347. #define CORECLK_XXX_PCI_YY
  348. #endif
  349. #ifdef CORECLK_100_PCI_25
  350.         li  t0, CC_DEF_N
  351.         li  t1, CC_DEF_M
  352.         li  t2, CC_DEF_M25
  353. #define CORECLK_XXX_PCI_YY
  354. #endif
  356. #ifdef CORECLK_XXX_PCI_YY
  357.         li  a0, KSEG1ADDRASM(BCM4710_REG_EXTIF)
  358.         lw  a1, CLOCK_CTRL_N_OFFSET(a0)
  359.         bne a1, t0, 1f
  360.         nop
  362.         lw  a1, CLOCK_CTRL_SB_OFFSET(a0)
  363.         bne a1, t1, 1f
  364.         nop
  366.         lw  a1, CLOCK_CTRL_PCI_OFFSET(a0)
  367.         beq a1, t2, 2f
  368.         nop
  369. 1:
  370.         sw  t0, CLOCK_CTRL_N_OFFSET(a0)
  371.         sw  t1, CLOCK_CTRL_SB_OFFSET(a0)
  372.         sw  t2, CLOCK_CTRL_PCI_OFFSET(a0)
  373.         RELOC(a0,clk_set)
  374.         bal     displaymsg
  375.         /* Watchdog reset */
  376.         li  a0, KSEG1ADDRASM(BCM4710_REG_EXTIF)
  377.         li  a1, 1
  378.         sw  a1, WATCHDOG_OFFSET(a0)
  380. 3:     b 3b
  381.         nop
  382. 2:
  383. #endif
  384.         RELOC(a0,Init_msg1)
  385.         bal     displaymsg
  386.         nop
  388.         li      t0, SDRAM_INIT_2MX16X4
  389.         li      a0, 0xbf004000  /* board ID Addr */
  390.         lbu     a1, 0(a0)       /* board ID */
  391.         beq     a1, 0x0e, lm_32MB /* BOARD_ID_LM_1_32MB = 0x0e */
  392.         nop
  393.         beq     a1, 0x81, lm_32MB /* BOARD_ID_MBZ_32MB = 0x81 */
  394.         nop
  395.         li      t0, SDRAM_INIT_1MX16X4
  396. lm_32MB:
  397.         li      t1, SDRAM_CONFIG
  398.         li      t2, SDRAM_REFRESH
  400.         /* SDRAM init */      
  402.         li a0, 0xB8000f98
  403.         li      a1, 0x00030001
  404.         sw      a1, 0(a0)
  405.         lw      a1, 0(a0)       /* use multiple loads to insert a delay */
  406.         lw      a1, 0(a0)
  407.         lw      a1, 0(a0)
  408.         li      a1, 0x00030000
  409.         sw      a1, 0(a0)
  410.         lw      a1, 0(a0)       /* use multiple loads to insert a delay */
  411.         lw      a1, 0(a0)
  412.         lw      a1, 0(a0)
  413.         li      a1, 0x00010000
  414.         sw      a1, 0(a0)
  415.         lw      a1, 0(a0)       /* use multiple loads to insert a delay */
  416.         lw      a1, 0(a0)
  417.         lw      a1, 0(a0)
  419.         li      a0, 0xB8000000          # SDRAM registers
  421.         sw      t1, 4(a0)               # SDRAM config
  422.         li      a1, 0x000a
  423.         sw      a1, 0(a0)               # SDRAM precharge
  424.         li      a1, 0x0009              # SDRAM refresh
  425.         sw      a1, 0(a0)               # 1st refresh of power up sequence
  426.         sw      a1, 0(a0)               # 2nd refresh of power up sequence
  427.         sw      a1, 0(a0)               # 3rd refresh of power up sequence
  428.         sw      a1, 0(a0)               # 4th refresh of power up sequence
  429.         sw      a1, 0(a0)               # 5th refresh of power up sequence
  430.         sw      a1, 0(a0)               # 6th refresh of power up sequence
  431.         sw      a1, 0(a0)               # 7th refresh of power up sequence
  432.         sw      a1, 0(a0)               # 8th refresh of power up sequence
  433.         li      a1, 0x000c
  434.         sw      a1, 0(a0)               # SDRAM mode reg select
  435.         sw      t0, 0(a0)               # SDRAM init
  436.         sw      t2, 8(a0)               # SDRAM refresh
  437.      
  438.         /** End of 47xx SDRAM Init code **/
  439.         RELOC(a0,sdrm_msg)
  441.         bal     displaymsg
  443. li      a0, BOOT_CLEAR /* Says to clear memory. BOOT_NORMAL says don't. */
  445. /*
  446.    * If there was some way to distinguish between a cold and warm
  447.  * restart AND the memory system is guaranteed to be intact then
  448.          * we could load BOOT_NORMAL instead
  449.    */
  451. romReboot:                              /* sw reboot inherits a0 startType */
  452.         move    s0, a0                  /* save startType */
  453.         
  454. .set nomove
  455. /* disable all interrupts,  */
  457.         li      t1, 0xfffffffe
  458. li t0, SR_BEV           /* select boot exception handlers */ 
  459.         and     t0, t1               /* IE bit in status reg becomes 0 */
  460.         li      t1, ~SR_IE
  461.         and     t0, t1
  462. mtc0 t0, C0_SR
  464. /* clear software interrupts */
  465. mtc0 zero, C0_CAUSE
  467. mtc0 zero, C0_IWATCH
  468. mtc0 zero, C0_DWATCH
  469.         .set    move
  471.         andi    a0, s0, BOOT_CLEAR
  473. bal romCacheReset  /*initialise caches */
  475.         andi    t0, s0, BOOT_CLEAR
  476. beqz    t0, romWarm
  478.         RELOC(a0,bss_msg)
  479. bal displaymsg
  481. #ifdef SDRAM_ECC
  482. bal romClearEdac
  483. nop
  484. b  6f
  485. nop
  486. #endif
  488. romWarm:
  490. /* zap the BSS */
  491.         la a0,_fbss
  492. la a1,_end
  493. subu a1,a0
  494. srl a1,2
  495.         li      a2,0xfffffff0
  496.         and     a1,a1,a2
  497.         li      a2,0xfffffff0
  498.         and     a0,a0,a2
  499. move a2,zero
  500. bal _bfillLongs
  502. 6:
  503.         RELOC(a0,stak_msg)
  504. bal displaymsg
  506. /* give us as long as possible before a clock interrupt */ 
  507. li t0, 1
  508. mtc0 t0, C0_COUNT
  509. mtc0 zero, C0_COMPARE 
  511.         RELOC(a0,roms_msg)
  512. bal displaymsg
  514. /* set stack to grow down from beginning of data and call init */
  515. la gp, _gp /* set global ptr from compiler */
  516. la sp, STACK_ADRS /* set stack to begin of data */
  517. subu sp, 16 /* give me some room */
  518.         move    a0, s0                  /* push arg = start type */
  520. RELOC(t0, romStart)
  523. jal t0 /* never returns - starts up kernel  */
  525. j ra /* just in case */
  528. 1: b 1b
  530. Init_msg:
  531. .ascii "Init"
  533. r_Fail:
  534. .ascii "Fail"
  536. clk_set:
  537.         .ascii  "CLKS"
  539. Init_msg1:
  540.         .ascii  "SDIN"
  542. roms_msg:
  543.         .ascii  "roms"
  545. sdrm_msg:
  546. .ascii "sdrm"
  548. bss_msg:
  549. .ascii "bss "
  551. stak_msg:
  552. .ascii "stak"
  554. /*******************************************************************************
  555. *
  556. * romReserved -  Handle a jump to an unknown vector
  557. *
  559. * romReserved ()
  561. *
  562. */
  564. .ent romReserved
  565. romReserved:
  566. b romInit /* just start over */
  567. .end romReserved
  569. .ent _bfillLongs
  570. _bfillLongs:
  571.         move    v0,ra           /* save return address */
  572.         bltu    a1,8,2f
  573.         RELOC(t0,1f)            /* run the loop from cache */
  574. nop
  575. j t0
  577. 1: sw a2,0(a0)
  578. sw a2,4(a0)
  579. sw a2,8(a0)
  580. sw a2,12(a0)
  581. sw a2,16(a0)
  582. sw a2,20(a0)
  583. sw a2,24(a0)
  584. sw a2,28(a0)
  586. subu a1,8
  587. addu a0,32
  588. bgeu a1,8,1b
  590. 2: beqz a1,2f
  592. 1: subu a1,1
  593. sw a2,0(a0)
  594. addu a0,4
  595. bnez a1,1b
  597. 2: j v0
  599. .end _bfillLongs
  601. /*
  602.  * cacheop macro to automate cache operations
  603.  * first some helpers...
  604.  */
  605. #define _mincache(size, maxsize) 
  606.         .set noat ; 
  607.         sltu    AT,size,maxsize;         
  608.         bnez    AT,9f     ;         
  609. move   size,maxsize ;
  610.         .set at ; 
  611. 9:
  613. #define _align(minaddr, maxaddr, linesize) 
  614.         .set noat;
  615. subu AT,linesize,1 ;
  616. not AT ;
  617. and minaddr,AT ;
  618. addu maxaddr,-1 ;
  619. and maxaddr,AT ;
  620.         .set at
  622. #define CACHELINE_SIZE  16
  623. #define ICACHE_SIZE     (8*1024)
  624. #define DCACHE_SIZE     (4*1024)
  625. #define KSEG0BASE       0x80000000
  626. #define C0_TAGLO        $28
  627. #define C0_TAGHI        $29
  629. #define CACHE_OP( code, type ) ( ((code) << 2) | (type) )
  631. #define ICACHE_INDEX_INVALIDATE CACHE_OP(0x0, 0)
  632. #define ICACHE_INDEX_LOAD_TAG CACHE_OP(0x1, 0)
  633. #define ICACHE_INDEX_STORE_TAG CACHE_OP(0x2, 0)
  634. #define DCACHE_INDEX_WRITEBACK_INVALIDATE CACHE_OP(0x0, 1)
  635. #define DCACHE_INDEX_LOAD_TAG CACHE_OP(0x1, 1)
  636. #define DCACHE_INDEX_STORE_TAG CACHE_OP(0x2, 1)
  638. #define ICACHE_ADDR_HIT_INVALIDATE CACHE_OP(0x4, 0)
  639. #define ICACHE_ADDR_FILL CACHE_OP(0x5, 0)
  640. #define ICACHE_ADDR_FETCH_LOCK CACHE_OP(0x7, 0)
  641. #define DCACHE_ADDR_HIT_INVALIDATE CACHE_OP(0x4, 1)
  642. #define DCACHE_ADDR_HIT_WRITEBACK_INVALIDATE CACHE_OP(0x5, 1)
  643. #define DCACHE_ADDR_HIT_WRITEBACK CACHE_OP(0x6, 1)
  644. #define DCACHE_ADDR_FETCH_LOCK CACHE_OP(0x7, 1)
  646. /*******************************************************************************
  647. *
  648. * romCacheReset - low level initialisation of the primary caches
  649. *
  650. *
  651. * RETURNS: N/A
  652. *
  654. * void romCacheReset
  656. */
  657.         .set mips3
  658. .set noreorder
  659. .ent romCacheReset
  660. romCacheReset:
  662.         /*  a0 = cache size
  663.  *  a1 = line  size
  664.  */
  665.         li      a0, ICACHE_SIZE
  666.         li      a1, CACHELINE_SIZE 
  668.         /* CFLUSH */
  670. mtc0    zero, C0_TAGLO 
  671. mtc0    zero, C0_TAGHI      /* TagHi is not really used */
  673. /* Calc an address that will correspond to the first cache line */
  674. li a2, KSEG0BASE
  676. /* Calc an address that will correspond to the last cache line  */
  677. addu a3, a2, a0
  678. subu    a3, a1
  680. /* Loop through all lines, invalidating each of them */
  681. 1:
  682. cache ICACHE_INDEX_STORE_TAG, 0(a2) /* clear tag */
  683. bne a2, a3, 1b
  684. addu a2, a1
  686.         /* DFLUSH INV */
  687.                 
  688. /*  a0 = cache size
  689.  *  a1 = line  size
  690.  */
  691.         li      a0, DCACHE_SIZE
  692.         li      a1, CACHELINE_SIZE 
  694. mtc0    zero, C0_TAGLO 
  695. mtc0    zero, C0_TAGHI      /* TagHi is not really used */
  697. /* Calc an address that will correspond to the first cache line */
  698. li a2, KSEG0BASE
  700. /* Calc an address that will correspond to the last cache line  */
  701. addu a3, a2, a0
  702. subu    a3, a1
  704. /* Loop through all lines, invalidating each of them */
  705. 1:
  706. cache DCACHE_INDEX_STORE_TAG, 0(a2) /* clear tag */
  707. bne a2, a3, 1b
  708. addu a2, a1
  710. j ra
  711. .end romCacheReset
  712.         .set    mips0
  713. .set  reorder
  715. /*******************************************************************************
  716. *
  717. * romClearEdac - clear error detection and correction logic
  718. *
  719. * This routine clears the memory and error detection logic by
  720. * doing word writes to each DRAM location.  It sizes memory by
  721. * probing memory locations.
  722. */
  724. .ent romClearEdac
  725. romClearEdac:
  727. mfc0 v1,C0_SR /* disable parity errors */
  728. or v0,v1,SR_DE
  729. mtc0 v0,C0_SR
  731. move  v0,ra /* save return address */
  733.         RELOC(t0,1f)            /* run the loop from cache */
  734.         and     t0,0x1fffffff
  735.         or      t0,K0BASE
  736.         j       t0
  737. 1:
  740. li     a0,(LOCAL_MEM_SIZE | K1BASE )
  741.         
  742. clearloop:
  743. sw zero, -4(a0)
  744. sw zero, -8(a0)
  745. sw zero, -12(a0)
  746. sw zero, -16(a0)
  747. sw zero, -20(a0)
  748. sw zero, -24(a0)
  749. sw zero, -28(a0)
  750. sw zero, -32(a0)
  751. subu a0, 32
  752. bne a0, K1BASE, clearloop 
  753.         nop
  754. done:
  756. mtc0 v1,C0_SR
  757. j v0
  758. .end romClearEdac
  760. /*******************************************************************************
  761. *
  762. * displaymsg - display a 4-character message on the alpha LEDS
  763. *
  764. */
  765.         .globl  displaymsg
  766.         .ent    displaymsg
  767. displaymsg:
  768. #if 0
  769.         DELAY(PREDELAY)
  770. #endif
  772. li a2, MBZ_LED_ADDR_ASM
  773.         lbu     a1,0(a0) /* get char from bootrom */
  774.         sb      a1,0(a2)
  776.         lbu     a1,1(a0)
  777.         sb      a1,1(a2)
  779.         lbu     a1,2(a0)
  780.         sb      a1,2(a2)
  782.         lbu     a1,3(a0)
  783.         sb      a1,3(a2)
  784. #if 0
  785.         DELAY(POSTDELAY)
  786. #endif
  788.         j       ra
  789. nop
  790.          .end   displaymsg
  793. /*******************************************************************************
  794. *
  795. * romExcHandle - rom based exception/interrupt handler
  796. *
  797. * This routine is invoked on an exception or interrupt while
  798. * the status register is using the bootstrap exception vectors.
  799. * It saves a state frame to a known uncached location so someone
  800. * can examine the data over the VME.  It also displays a summary of the
  801. * error on the boards alphanumeric display.
  802. *
  803. * THIS ROUTIINE IS NOT CALLABLE FROM "C"
  804. *
  805. */
  807. #define ROM_ISP_BASE 0xa0100000
  809. .ent romExcHandle
  810. romExcHandle:
  811. .set noat
  813. li sp, ROM_ISP_BASE  /* sp to known uncached location */
  814. SW sp, E_STK_SP-ESTKSIZE(sp) /* save sp in new intstk frame */
  815. subu sp, ESTKSIZE /* make new exc stk frame */
  816. SW k0, E_STK_K0(sp)  /* save k0, (exception type) */
  817. SW AT, E_STK_AT(sp) /* save asmbler resvd reg */
  818. .set at
  819. SW v0, E_STK_V0(sp) /* save func return 0, used
  820.    to hold masked cause */
  821. mfc0 k1, C0_BADVADDR /* read bad VA reg */
  822. sw k1, E_STK_BADVADDR(sp) /* save bad VA on stack */
  823. mfc0 k1, C0_EPC /* read exception pc */
  824. sw k1, E_STK_EPC(sp) /* save EPC on stack */
  825. mfc0 v0, C0_CAUSE /* read cause register */
  826. sw v0, E_STK_CAUSE(sp) /* save cause on stack */
  827. mfc0 k1, C0_SR /* read status register */
  828. sw k1, E_STK_SR(sp) /* save status on stack */
  830. .set noat
  831. mflo AT /* read entry lo reg */
  832. SW AT,E_STK_LO(sp) /* save entry lo reg */
  833. mfhi AT /* read entry hi reg */
  834. SW AT,E_STK_HI(sp) /* save entry hi reg */
  835. .set at
  836. SW zero, E_STK_ZERO(sp) /* save zero ?! */
  837. SW v1,E_STK_V1(sp) /* save func return 1 */
  838. SW a0,E_STK_A0(sp) /* save passed param 0 */
  839. SW a1,E_STK_A1(sp) /* save passed param 1 */
  840. SW a2,E_STK_A2(sp) /* save passed param 2 */
  841. SW a3,E_STK_A3(sp) /* save passed param 3 */
  842. SW t0,E_STK_T0(sp) /* save temp reg 0 */
  843. SW t1,E_STK_T1(sp) /* save temp reg 1 */
  844. SW t2,E_STK_T2(sp) /* save temp reg 2 */
  845. SW t3,E_STK_T3(sp) /* save temp reg 3 */
  846. SW t4,E_STK_T4(sp) /* save temp reg 4 */
  847. SW t5,E_STK_T5(sp) /* save temp reg 5 */
  848. SW t6,E_STK_T6(sp) /* save temp reg 6 */
  849. SW t7,E_STK_T7(sp) /* save temp reg 7 */
  850. SW t8,E_STK_T8(sp) /* save temp reg 8 */
  851. SW t9,E_STK_T9(sp) /* save temp reg 9 */
  852. SW s0,E_STK_S0(sp) /* save saved reg 0 */
  853. SW s1,E_STK_S1(sp) /* save saved reg 1 */
  854. SW s2,E_STK_S2(sp) /* save saved reg 2 */
  855. SW s3,E_STK_S3(sp) /* save saved reg 3 */
  856. SW s4,E_STK_S4(sp) /* save saved reg 4 */
  857. SW s5,E_STK_S5(sp) /* save saved reg 5 */
  858. SW s6,E_STK_S6(sp) /* save saved reg 6 */
  859. SW s7,E_STK_S7(sp) /* save saved reg 7 */
  860. SW s8,E_STK_FP(sp) /* save saved reg 8 */
  861. SW gp,E_STK_GP(sp) /* save global pointer? */
  862. SW ra,E_STK_RA(sp) /* save return address */
  864. .end    romExcHandle            /* that's all folks */
  867. #define ROMCYCLE 1180 /* 1.18us cycle */
  868. #define ROMMS 1000000/(ROMCYCLE*2)
  870. /*
  871.  * delay for r microseconds
  872.  */
  873. #define ASMRDELAY(r) 
  874. .set noreorder; 
  875. .set noat; 
  876. move AT,r; 
  877. 99:; 
  878. bne AT,zero,99b; 
  879. subu AT,1; 
  880. .set at; 
  881. .set reorder
  883. /*
  884.  * delay for n milliseconds
  885.  */
  886. #define DELAY(n)
  887. .set noat ;
  888. li AT,(n*ROMMS) ;
  889. ASMRDELAY(AT) ;
  890. .set at
  892. #define PREDELAY 1000
  893. #define ONDELAY 4000
  894. #define OFFDELAY 400
  895. #define POSTDELAY 1000
  897. #define BLIPDISPLAY(bcrrp,bcrrv)
  898. DELAY(ONDELAY) ; 
  899. DELAY(OFFDELAY)
  902. /* Data for the display of Exception Info */
  903. exctypes:
  904. #if CPU_VAR==RC32364
  905. .word 0x200; .ascii "tlb "
  906. .word 0x300; .ascii "cach"
  907. .word 0x380; .ascii "gen "
  908. #endif /* CPU_VAR==RC32364 */
  909. .word 0; .ascii "????"
  911. r_epc: .ascii "epc "
  912. r_cr: .ascii "cr  "
  913. r_sr: .ascii "sr  "
  914. r_badvaddr:
  915. .ascii "badv"
  916. r_ra: .ascii "ra  "