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cacheALib.s
资源名称：bcm4702.rar　[点击查看]
上传用户：yuanda199
上传日期：2022-06-26
资源大小：412k
文件大小：13k
源码类别：

VxWorks

开发平台：

C/C++

cacheALib.s：源码内容
  1. /*
  2.     Copyright 2001, Broadcom Corporation
  3.     All Rights Reserved.
  4.     
  5.     This is UNPUBLISHED PROPRIETARY SOURCE CODE of Broadcom Corporation;
  6.     the contents of this file may not be disclosed to third parties, copied or
  7.     duplicated in any form, in whole or in part, without the prior written
  8.     permission of Broadcom Corporation.
  9. */
  10. /*
  11.  * $Id: cacheALib.s,v 1.1 Broadcom SDK $
  12.  */
  14. #define _ASMLANGUAGE
  17. #include <vxWorks.h>
  18. #include "asm.h"
  20. #include "arch/mips/ivMips.h"
  21. #include "arch/mips/asmMips.h"
  22. #include "arch/mips/archMips.h"
  23. #include "arch/mips/esfMips.h"
  25. #define WAR_ADDR 0xb8006f9c
  27. #define CACHE_OP( code, type ) ( ((code) << 2) | (type) )
  29. #define ICACHE_INDEX_INVALIDATE CACHE_OP(0x0, 0)
  30. #define ICACHE_INDEX_LOAD_TAG CACHE_OP(0x1, 0)
  31. #define ICACHE_INDEX_STORE_TAG CACHE_OP(0x2, 0)
  32. #define DCACHE_INDEX_WRITEBACK_INVALIDATE CACHE_OP(0x0, 1)
  33. #define DCACHE_INDEX_LOAD_TAG CACHE_OP(0x1, 1)
  34. #define DCACHE_INDEX_STORE_TAG CACHE_OP(0x2, 1)
  36. #define ICACHE_ADDR_HIT_INVALIDATE CACHE_OP(0x4, 0)
  37. #define ICACHE_ADDR_FILL CACHE_OP(0x5, 0)
  38. #define ICACHE_ADDR_FETCH_LOCK CACHE_OP(0x7, 0)
  39. #define DCACHE_ADDR_HIT_INVALIDATE CACHE_OP(0x4, 1)
  40. #define DCACHE_ADDR_HIT_WRITEBACK_INVALIDATE CACHE_OP(0x5, 1)
  41. #define DCACHE_ADDR_HIT_WRITEBACK CACHE_OP(0x6, 1)
  42. #define DCACHE_ADDR_FETCH_LOCK CACHE_OP(0x7, 1)
  45. #define CACHELINE_SIZE                  16
  46. #define INSTRUCTION_CACHE_SIZE          (8*1024)
  47. #define DATA_CACHE_SIZE                 (4*1024)
  48. #define KSEG0BASE                       0x80000000
  49. #define KSEG1BASE                 0xA0000000
  50. #define C0_TAGLO                        $28
  51. #define C0_TAGHI                        $29
  52. #define ALIGN_4W         0xf
  54. .text
  56.         .globl  FlushAll_Dcache
  57. .globl  FlushAll_Icache
  58.         .globl  Flush_Dcache
  59.         .globl  Invalidate_Dcache
  60.         .globl  Clear_Dcache
  61. .globl  Invalidate_Icache
  62.         .globl  readtag
  63.         .globl  loadtag
  64.         .globl  reset_caches
  65.         
  67. /************************************************************************/
  68. /* FlushAll_Dcache: invaldates the entire data cache          */
  69. /* */
  70. /* Syntax: void Sys_Flush_Dcache(void) */
  71. /*   Note: */
  72. /************************************************************************/
  73.     .ent    FlushAll_Dcache 
  74. FlushAll_Dcache:
  75.      
  76.         .set    noreorder
  77.     
  78.         mfc0    t7, C0_SR           # save SR 
  79.         nop
  80.         and     t0, t7, ~SR_IE      # dissable interrupts 
  81.         mtc0    t0, C0_SR
  82.         nop
  83.         
  84.         li      t0, DATA_CACHE_SIZE
  85.         li      t1, CACHELINE_SIZE 
  87. mtc0    zero, C0_TAGLO
  88. mtc0    zero, C0_TAGHI       /* TagHi is not really used */
  90. /* Calc an address that will correspond to the first cache line */
  91. li t2, KSEG0BASE
  93. /* Calc an address that will correspond to the last cache line  */
  94. addu t3, t2, t0
  95. subu    t3, t1
  97. li t0, WAR_ADDR
  99. /* Loop through all lines, invalidating each of them */
  100. 1:
  101. lw t4, 0(t0)
  102. .set mips3
  103. cache DCACHE_INDEX_WRITEBACK_INVALIDATE, 0(t2) /* clear tag */
  104. .set mips0
  105. bne t2, t3, 1b
  106. addu t2, t1
  107.                 
  108.         mtc0    t7, C0_SR           # restore SR
  109.         nop
  111. jr ra
  112. nop
  113.                                                  
  114.         .set    reorder
  115.         .end    FlushAll_Dcache
  118. /************************************************************************/
  119. /************************************************************************/
  120. /************************************************************************/
  123. /************************************************************************/
  124. /* FlushAll_Icache: invaldates the entire instruction  cache               */
  125. /* */
  126. /* Syntax: void Flush_Icache(void)         */
  127. /*   Note: */
  128. /************************************************************************/
  129. .ent FlushAll_Icache
  130. FlushAll_Icache:
  132.         .set    noreorder
  133.         
  134.         mfc0    t7, C0_SR           # save SR 
  135.         nop
  136.         and     t0, t7, ~SR_IE      # dissable interrupts 
  137.         mtc0    t0, C0_SR
  138.         nop
  139.         
  140.         li      t0, INSTRUCTION_CACHE_SIZE
  141.         li      t1, CACHELINE_SIZE 
  143. mtc0    zero, C0_TAGLO 
  144. mtc0    zero, C0_TAGHI      /* TagHi is not really used */
  146. /* Calc an address that will correspond to the first cache line */
  147. li t2, KSEG0BASE
  149. /* Calc an address that will correspond to the last cache line  */
  150. addu t3, t2, t0
  151. subu    t3, t1
  153. /* Loop through all lines, invalidating each of them */
  154. 1:
  155. .set mips3
  156. cache ICACHE_INDEX_INVALIDATE, 0(t2) /* clear tag */
  157. .set mips0
  158. bne t2, t3, 1b
  159. addu t2, t1
  160.         
  161.         mtc0    t7, C0_SR           # restore SR
  162.         nop
  163.         
  164.         j       ra
  165.         nop
  166.                 
  167.         .end FlushAll_Icache
  168.         .set reorder
  169.         
  170. /************************************************************************/
  171. /************************************************************************/
  172. /************************************************************************/
  175. /************************************************************************/
  176. /* Invalidate_Icache: Invaldates a portion of the Instruction Cache     */
  177. /*         */
  178. /* Syntax: void Invalidate_Icache(ulong base_addr, ulong bcount    */
  179. /*   Note: */
  180. /************************************************************************/
  181. .ent Invalidate_Icache
  182. Invalidate_Icache:
  183.           
  184.                 .set noreorder
  185. mfc0 t7, C0_SR # save SR
  186. and t0, t7, ~SR_IE # disable interrupts
  187. mtc0 t0, C0_SR
  188. nop
  190. move t5, a0
  191. li t1, ~ALIGN_4W
  192. and  t5, t1 # align start of cache 16 bytes (line)
  194.         .set  reorder
  195. li t0, ~0xf0000000 # make sure that t5 is in Kseg0
  196. and t5, t0
  197. li t0, K0BASE
  198. or t5, t0
  200. move t4, a1
  202. 1:
  203. addu t4, a0 # arg0(startaddr)+min(cachesize,arg1)
  204. li t0, ~0xf0000000 # make sure that t4 is in Kseg0
  205. and t4, t0
  206. li t0, K0BASE
  207. or t4, t0
  209. la t0, 1f         # switch to Kseg1
  210. li t1, K1BASE
  211. or t0, t1
  212. j t0
  213. nop
  215. 1:
  216. move t0, t5 # move loop variable to t0
  218. 2:      
  219.         .set    mips3        
  220. cache ICACHE_ADDR_HIT_INVALIDATE, 0x0000(t0)             
  221.         .set    mips0
  222. addu t0, t0, 16 # Add cacheline length
  223. bltu t0, t4, 2b # while index 
  224. nop
  226. # restore status register
  227.         .set noreorder
  228. mtc0 t7, C0_SR # restore SR
  229. nop
  230. j ra
  231. nop
  232. .end Invalidate_Icache
  233.         .set reorder
  234.         
  236. /************************************************************************/
  237. /************************************************************************/
  238. /************************************************************************/
  239.         
  240. .ent Clear_Dcache
  241. Clear_Dcache:  
  243. .set noreorder
  244.         
  245. mfc0 t7, C0_SR # save SR
  246.         nop
  247.         
  248.         and t0, t7, ~SR_IE # disable interrupts
  249. mtc0 t0, C0_SR
  250.         nop
  252.         .set  reorder
  254. move t5, a0
  255. li      t1, ~ALIGN_4W
  256. and  t5, t1 # align start of region to 16 bytes
  258. li t0, ~0xf0000000 # make sure that t5 is in Kseg0
  259. and t5, t0
  260. li t0, K0BASE
  261. or t5, t0
  263. move t4, a1
  265. 1:
  266. addu t4, a0 # arg0(startaddr)+min(cachesize, arg1)
  267. li t0, ~0xf0000000 # make sure that t4 is in Kseg0
  268. and t4, t0
  269. li t0, K0BASE
  270. or t4, t0
  271.  
  272. move t0, t5
  273.         
  274.         li      t2, WAR_ADDR
  276. 2:      # Clear out the Data Cache!!
  277.         .set    mips3
  278.         lw      t1, 0(t2)
  279. cache DCACHE_ADDR_HIT_WRITEBACK_INVALIDATE, 0x0000(t0) 
  280.         .set    mips0        
  281.         addu t0, t0, 16 # Add cacheline length
  282. bltu t0, t4, 2b # while index < endaddr
  283. nop
  284.           
  285. # restore status register
  286. .set noreorder
  287. mtc0 t7, C0_SR # restore SR
  288. nop
  289. j ra
  290. nop
  292. .set reorder
  293. .end Clear_Dcache
  296. /************************************************************************/
  297. /************************************************************************/
  298. /************************************************************************/
  299.         
  301. /************************************************************************/
  302. /************************************************************************/
  303. /************************************************************************/
  304.         
  307. /************************************************************************/
  308. /* Invalidate_Dcache: Invaldates a portion of the Data Cache             */
  309. /* */
  310. /* Syntax: void Invalidate_Dcache(ulong base_addr, ulong bcount) */
  311. /*   Note: */
  312. /************************************************************************/
  313. .ent Invalidate_Dcache
  314. Invalidate_Dcache:  
  316. .set noreorder
  317.         
  318. mfc0 t7, C0_SR # save SR
  319.         nop
  320.         
  321.         and t0, t7, ~SR_IE # disable interrupts
  322. mtc0 t0, C0_SR
  323.         nop
  325.         .set  reorder
  327. move t5, a0
  328. li      t1, ~ALIGN_4W
  329. and  t5, t1 # align start of region to 16 bytes
  331. li t0, ~0xf0000000 # make sure that t5 is in Kseg0
  332. and t5, t0
  333. li t0, K0BASE
  334. or t5, t0
  336. move t4, a1
  338. 1:
  339. addu t4, a0 # arg0(startaddr)+min(cachesize, arg1)
  340. li t0, ~0xf0000000 # make sure that t4 is in Kseg0
  341. and t4, t0
  342. li t0, K0BASE
  343. or t4, t0
  345. move t0, t5         
  346.        
  347. 2:      # Clear out the Data Cache!!
  348.         .set    mips3
  349. cache DCACHE_ADDR_HIT_WRITEBACK_INVALIDATE, 0x0000(t0) 
  350.         .set    mips0        
  351.         addu t0, t0, 16 # Add cacheline length
  352. bltu t0, t4, 2b # while index < endaddr
  353. nop
  354.           
  355. # restore status register
  356. .set noreorder
  357. mtc0 t7, C0_SR # restore SR
  358. nop
  359. j ra
  360. nop
  362. .set reorder
  363. .end Invalidate_Dcache
  366. /************************************************************************/
  367. /************************************************************************/
  368. /************************************************************************/
  369.         
  371. /************************************************************************/
  372. /************************************************************************/
  373. /************************************************************************/
  375. /* DEBUG CODE */        
  377.         .ent    loadtag
  378. loadtag:
  379.         
  380.         .set noreorder
  381.         .set    mips3
  382. cache DCACHE_INDEX_LOAD_TAG, 0(a0) 
  383.         .set    mips0        
  384.         
  385.         j       ra
  386.         nop
  387.         
  388.         .set noreorder
  389.         .end loadtag    
  391.         .ent    readtag
  392. readtag:
  393.         
  394.         .set noreorder
  395.         mfc0    v0, $28
  396.         nop
  397.         
  398.         j       ra
  399.         nop
  400.         
  401.         .set noreorder
  402.         .end readtag    
  405. /************************************************************************/
  406. /* Flush_Dcache: Invaldates a portion of the Data Cache             */
  407. /* */
  408. /* Syntax: void Flush_Dcache(ulong base_addr, ulong bcount) */
  409. /*   Note: */
  410. /************************************************************************/
  411. .ent Flush_Dcache
  412. Flush_Dcache:  
  414. .set noreorder
  415.         
  416. mfc0 t7, C0_SR # save SR
  417.         nop
  418.         
  419.         and t0, t7, ~SR_IE # disable interrupts
  420. mtc0 t0, C0_SR
  421.         nop
  423.         .set  reorder
  425. move t5, a0
  426. li      t1, ~ALIGN_4W
  427. and  t5, t1 # align start of region to 16 bytes
  429. li t0, ~0xf0000000 # make sure that t5 is in Kseg0
  430. and t5, t0
  431. li t0, K0BASE
  432. or t5, t0
  434. move t4, a1
  436. 1:
  437. addu t4, a0 # arg0(startaddr)+min(cachesize, arg1)
  438. li t0, ~0xf0000000 # make sure that t4 is in Kseg0
  439. and t4, t0
  440. li t0, K0BASE
  441. or t4, t0
  443. move t0, t5       
  444.         
  445.         li      t2, WAR_ADDR         
  447. 2:      # Clear out the Data Cache!!
  448.         .set    mips3
  449.         lw      t1, 0(t2)
  450. #if 1  /* Jimmy, this is original */
  451. cache DCACHE_ADDR_HIT_WRITEBACK, 0x0000(t0) 
  452. #else  /* Try flush + invalidate */
  453. cache DCACHE_ADDR_HIT_WRITEBACK_INVALIDATE, 0x0000(t0) 
  454. #endif
  455.         .set    mips0        
  456.         addu t0, t0, 16 # Add cacheline length
  457. bltu t0, t4, 2b # while index < endaddr
  458. nop
  459.           
  460. # restore status register
  461. .set noreorder
  462. mtc0 t7, C0_SR # restore SR
  463. nop
  464. j ra
  465. nop
  467. .set reorder
  468. .end Flush_Dcache
  470. /************************************************************************/
  471. /* reset_caches: Init the D & I cache                                   */
  472. /* */
  473. /************************************************************************/
  474. .ent reset_caches
  475. reset_caches: 
  477.         /* init the data cache */
  478.         .set noreorder
  480.         li      t0, DATA_CACHE_SIZE
  481.         li      t1, CACHELINE_SIZE 
  483. mtc0    zero, C0_TAGLO 
  484. mtc0    zero, C0_TAGHI      /* TagHi is not really used */
  486. /* Calc an address that will correspond to the first cache line */
  487. li t2, KSEG0BASE
  489. /* Calc an address that will correspond to the last cache line  */
  490. addu t3, t2, t0
  491. subu    t3, t1
  493. /* Loop through all lines, invalidating each of them */
  494. 1:
  495. .set mips3
  496. cache DCACHE_INDEX_STORE_TAG, 0(t2) /* clear tag */
  497. .set mips0
  498. bne t2, t3, 1b
  499. addu t2, t1
  500.         
  501.         /* init the instr. cache */
  502.         
  503.         li      t0, INSTRUCTION_CACHE_SIZE
  504.         li      t1, CACHELINE_SIZE 
  506. mtc0    zero, C0_TAGLO 
  507. mtc0    zero, C0_TAGHI      /* TagHi is not really used */
  509. /* Calc an address that will correspond to the first cache line */
  510. li t2, KSEG0BASE
  512. /* Calc an address that will correspond to the last cache line  */
  513. addu t3, t2, t0
  514. subu    t3, t1
  516. /* Loop through all lines, invalidating each of them */
  517. 1:
  518. .set mips3
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  520. .set mips0
  521. bne t2, t3, 1b
  522. addu t2, t1
  524. jr ra
  525. nop
  527.         .set reorder
  528.         .end reset_caches
  530. /************************************************************************/
  531. /************************************************************************/
  532. /************************************************************************/