开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
sbpci.h
资源名称：bcm4702.rar　[点击查看]
上传用户：yuanda199
上传日期：2022-06-26
资源大小：412k
文件大小：5k
源码类别：

VxWorks

开发平台：

C/C++

sbpci.h：源码内容
  1. /*
  2.     Copyright 2001, Broadcom Corporation
  3.     All Rights Reserved.
  4.     
  5.     This is UNPUBLISHED PROPRIETARY SOURCE CODE of Broadcom Corporation;
  6.     the contents of this file may not be disclosed to third parties, copied or
  7.     duplicated in any form, in whole or in part, without the prior written
  8.     permission of Broadcom Corporation.
  9. */
  10. /*
  11.  * BCM47XX Sonics SiliconBackplane PCI core hardware definitions.
  12.  *
  13.  * $Id: sbpci.h,v 1.1 Broadcom SDK $
  14.  * Copyright(c) 2001 Broadcom Corporation
  15.  */
  17. #ifndef _SBPCI_H
  18. #define _SBPCI_H
  20. /* cpp contortions to concatenate w/arg prescan */
  21. #ifndef PAD
  22. #define _PADLINE(line) pad ## line
  23. #define _XSTR(line) _PADLINE(line)
  24. #define PAD _XSTR(__LINE__)
  25. #endif
  27. /* Sonics side: PCI core and host control registers */
  28. typedef struct sbpciregs {
  29. uint32 control; /* PCI control */
  30. uint32 PAD[3];
  31. uint32 arbcontrol; /* PCI arbiter control */
  32. uint32 PAD[3];
  33. uint32 intstatus; /* Interrupt status */
  34. uint32 intmask; /* Interrupt mask */
  35. uint32 sbtopcimailbox; /* Sonics to PCI mailbox */
  36. uint32 PAD[9];
  37. uint32 bcastaddr; /* Sonics broadcast address */
  38. uint32 bcastdata; /* Sonics broadcast data */
  39. uint32 PAD[2];
  40. uint32 gpioin; /* ro: gpio input (>=rev2) */
  41. uint32 gpioout; /* rw: gpio output (>=rev2) */
  42. uint32 gpioouten; /* rw: gpio output enable (>= rev2) */
  43. uint32 gpiocontrol; /* rw: gpio control (>= rev2) */
  44. uint32 PAD[36];
  45. uint32 sbtopci0; /* Sonics to PCI translation 0 */
  46. uint32 sbtopci1; /* Sonics to PCI translation 1 */
  47. uint32 sbtopci2; /* Sonics to PCI translation 2 */
  48. uint32 PAD[445];
  49. uint16 sprom[36]; /* SPROM shadow Area */
  50. uint32 PAD[46];
  51. } sbpciregs_t;
  53. /* PCI control */
  54. #define PCI_RST_OE 0x01 /* When set, drives PCI_RESET out to pin */
  55. #define PCI_RST 0x02 /* Value driven out to pin */
  56. #define PCI_CLK_OE 0x04 /* When set, drives clock as gated by PCI_CLK out to pin */
  57. #define PCI_CLK 0x08 /* Gate for clock driven out to pin */
  59. /* PCI arbiter control */
  60. #define PCI_INT_ARB 0x01 /* When set, use an internal arbiter */
  61. #define PCI_EXT_ARB 0x02 /* When set, use an external arbiter */
  62. #define PCI_PARKID_MASK 0x06 /* Selects which agent is parked on an idle bus */
  63. #define PCI_PARKID_SHIFT   1
  64. #define PCI_PARKID_LAST    0 /* Last requestor */
  65. #define PCI_PARKID_4710    1 /* 4710 */
  66. #define PCI_PARKID_EXTREQ0 2 /* External requestor 0 */
  67. #define PCI_PARKID_EXTREQ1 3 /* External requestor 1 */
  69. /* Interrupt status/mask */
  70. #define PCI_INTA 0x01 /* PCI INTA# is asserted */
  71. #define PCI_INTB 0x02 /* PCI INTB# is asserted */
  72. #define PCI_SERR 0x04 /* PCI SERR# has been asserted (write one to clear) */
  73. #define PCI_PERR 0x08 /* PCI PERR# has been asserted (write one to clear) */
  74. #define PCI_PME 0x10 /* PCI PME# is asserted */
  76. /* (General) PCI/SB mailbox interrupts, two bits per pci function */
  77. #define MAILBOX_F0_0 0x100 /* function 0, int 0 */
  78. #define MAILBOX_F0_1 0x200 /* function 0, int 1 */
  79. #define MAILBOX_F1_0 0x400 /* function 1, int 0 */
  80. #define MAILBOX_F1_1 0x800 /* function 1, int 1 */
  81. #define MAILBOX_F2_0 0x1000 /* function 2, int 0 */
  82. #define MAILBOX_F2_1 0x2000 /* function 2, int 1 */
  83. #define MAILBOX_F3_0 0x4000 /* function 3, int 0 */
  84. #define MAILBOX_F3_1 0x8000 /* function 3, int 1 */
  86. /* Sonics broadcast address */
  87. #define BCAST_ADDR_MASK 0xff /* Broadcast register address */
  89. /* Sonics to PCI translation types */
  90. #define SBTOPCI0_MASK 0xfc000000
  91. #define SBTOPCI1_MASK 0xfc000000
  92. #define SBTOPCI2_MASK 0xc0000000
  93. #define SBTOPCI_MEM 0
  94. #define SBTOPCI_IO 1
  95. #define SBTOPCI_CFG0 2
  96. #define SBTOPCI_CFG1 3
  97. #define SBTOPCI_PREF 0x4 /* prefetch enable */
  98. #define SBTOPCI_BURST 0x8 /* burst enable */
  100. /* PCI side: Reserved PCI configuration registers (see pcicfg.h) */
  101. #define cap_list rsvd_a[0]
  102. #define bar0_window dev_dep[0x80 - 0x40]
  103. #define bar1_window dev_dep[0x84 - 0x40]
  104. #define sprom_control dev_dep[0x88 - 0x40]
  106. /* pci config registers */
  107. #define PCI_BAR0_WIN 0x80
  108. #define PCI_BAR1_WIN 0x84
  109. #define PCI_SPROM_CONTROL 0x88
  110. #define PCI_BAR1_CONTROL 0x8c
  111. #define PCI_INT_STATUS 0x90
  112. #define PCI_INT_MASK 0x94
  114. #define SBIM_SHIFT 8 /* pciintmask */
  115. #define SBIM_MASK 0xff00
  117. #define SPROM_BLANK 0x04   /* sprom control bit indicating a blank sprom */
  118. #define SPROM_WRITEEN 0x10 /* sprom write enable */
  120. #define SPROM_SIZE 256 /* sprom size in 16-bit */
  121. #define SPROM_CRC_RANGE 64 /* crc cover range in 16-bit */
  123. #define PCI_GPIO_IN 0xb0 /* pci config space gpio input (>=rev3) */
  124. #define PCI_GPIO_OUT 0xb4 /* pci config space gpio output (>=rev3) */
  125. #define PCI_GPIO_OUTEN 0xb8 /* pci config space gpio output enable (>=rev3) */
  127. #define PCI_BAR0_SPROM_OFFSET (4 * 1024) /* bar0 + 4K accesses external sprom */
  128. #define PCI_BAR0_PCIREGS_OFFSET (6 * 1024) /* bar0 + 6K accesses pci core registers */
  130. #endif /* _SBPCI_H */