开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
idt32438End.h
资源名称：idt438.rar　[点击查看]
上传用户：yingyi0918
上传日期：2022-06-26
资源大小：214k
文件大小：32k
源码类别：

VxWorks

开发平台：

C/C++

idt32438End.h：源码内容
  1. /*  idt32438End.h - Ethernet END Driver header for IDT RC32438*/
  2.  
  3. /* Copyright 1984-2002 Wind River Systems, Inc. */
  4. #include "copyright_wrs.h"
  6. /*
  7.  * This file has been developed or significantly modified by the
  8.  * MIPS Center of Excellence Dedicated Engineering Staff.
  9.  * This notice is as per the MIPS Center of Excellence Master Partner
  10.  * Agreement, do not remove this notice without checking first with
  11.  * WR/Platforms MIPS Center of Excellence engineering management.
  12.  */
  15. /*
  16. modification history
  17. --------------------
  19. 01b,25jul02,slk  SPR 80131 and also general code clean up
  20. 01b,11jul02,pgh  Significant re-write and clean up.
  21. 01a,19Jun02,d_c  Code from IDT modified to approach C of E standards.
  23. */
  25. /*
  26. DESCRIPTION
  27.   
  28. This file is contains definitions for the Ethernet enhanced network driver 
  29. for the IDT RC32438.
  31. */
  33. #ifndef __INCidt32438Endh
  34. #define __INCidt32438Endh
  36. #ifdef __cplusplus
  37. extern "C" {
  38. #endif
  40. /* ethernet frame and MAC size */
  42. #define EH_SIZE             14
  43. #define ETH_CRC_LEN         4
  44. #define ETH_MAX_FRAME_SIZE  (ETHERMTU + EH_SIZE + ETH_CRC_LEN)
  45. #define ENET_SIZE           6       /* Ethernet address size */
  48. #define IDT438_DEV_NAME     "IDT"   /* name of the device */
  49. #define IDT438_DEV_NAME_LEN 4       /* length of the name string */
  50. #define IDT_UNIT0           0       /* device unit number */
  51. #define IDT_UNIT1           1
  53. #ifndef N_MCAST
  54. #define N_MCAST      64     /* max multicast addresses for this driver */
  55. #endif
  56. #define IDT_BUFSIZ   2048   /* cluster buffer size */
  58. /* General Macros     */
  60. #define MAX(A,B) (((A) > (B)) ? (A) : (B))
  61. #define MIN(A,B) (((A) < (B)) ? (A) : (B))
  63. /* BASE ETHERNET ADDRESS */
  65. #define ETH0_BASE_ADDR 0xB8058000
  66. #define ETH1_BASE_ADDR 0xB8060000
  68. #define DMA0_BASE_ADDR 0xB8040028
  69. #define DMA1_BASE_ADDR 0xB8040050
  71. /* long read and write MACROs handling volatile registers */
  73. #ifndef IDT_LONG_WR
  74. #define IDT_LONG_WR(addr, value)                        
  75.     {                                                   
  76.         *((volatile UINT32 *)(addr)) = (UINT32)(value); 
  77.     }
  78. #endif/* IDT_LONG_WR */
  80. #ifndef IDT_LONG_RD
  81. #define IDT_LONG_RD(addr)    *((volatile UINT32 *)(addr))
  82. #endif/* IDT_LONG_RD */
  84. /* RC32438 Register Base Offsets from Reg Base Addr */
  86. #define IDT_INTC_REG_OFFSET        0x00038000
  88. #define IDT_DMA0_REG_OFFSET        0x00040028
  89. #define IDT_ETH0_REG_OFFSET        0x00058000
  91. #define IDT_DMA1_REG_OFFSET        0x00040050 
  92. #define IDT_ETH1_REG_OFFSET        0x00060000
  94. /* DMA, Interrupt Controller and Ethernet register access macros */
  96. #define IDT_DMA_REGS(pDrvCtrl,reg) 
  97.         ((volatile UINT32 *)((UINT32)(pDrvCtrl->dmaRegBase)+(reg)))
  99. #define IDT_INT_REGS(pDrvCtrl,reg) 
  100.         ((volatile UINT32 *)((UINT32)(pDrvCtrl->intRegBase)+(reg)))
  102. #define IDT_ETH_REGS(pDrvCtrl,reg) 
  103.         ((volatile UINT32 *)((UINT32)(pDrvCtrl->ethRegBase)+(reg)))
  105. /* Ethernet Interrupt Registers                 
  106.  * Notes: During the vxWorks bringup all the IMASK
  107.  * registers should be written with all F's. Once
  108.  * this is done, any subsequent interrupt enable
  109.  * operation would do corresponding mask bit reset.
  110.  * This would ensure non-occurrence of any spurious 
  111.  * interrupt.
  112.  */
  113.  
  114. #define DMA_CHAN2_INT          0x00000004
  115. #define DMA_CHAN3_INT          0x00000008
  117. #define DMA_CHAN4_INT          0x00000010
  118. #define DMA_CHAN5_INT          0x00000020
  120. /* DMA Rx and Tx Interrupt Numbers */
  122. #define DMA_ETHERNET0_RX_INT_NUM    2
  123. #define DMA_ETHERNET0_TX_INT_NUM    3
  124. #define DMA_ETHERNET1_RX_INT_NUM    4
  125. #define DMA_ETHERNET1_TX_INT_NUM    5
  127. /* Interrupt Controller IMASK3 register used to enable and disable
  128.  * interrupts for DMA channels 9 and 10 (ethernet tx and rx)
  129.  */
  131. #define IDT_IMASK3_CONTROL(pDrvCtrl)    IDT_INT_REGS(pDrvCtrl,0x14)
  133. /* Interrupt Controller Mask 3, Enable and Disable Ethernet Tx and Rx */
  135.  
  137. #define DMA_INT_ENABLE(pDrvCtrl)                             
  138.     {                                                        
  139.     volatile UINT32 temp ;                                   
  140.     temp = INTERRUPT.i3.imask;                               
  141.     if(pDrvCtrl->unit == 0)               
  142.         temp = (temp & (~(DMA_CHAN2_INT | DMA_CHAN3_INT)));  
  143.     else                                                     
  144. temp = (temp & (~(DMA_CHAN4_INT | DMA_CHAN5_INT ))); 
  145.     INTERRUPT.i3.imask = temp  ;                             
  146.     temp = INTERRUPT.i3.imask  ;                             
  147.     }
  149. #define DMA_INT_DISABLE(pDrvCtrl)                            
  150.     {                                                        
  151.     volatile UINT32 temp ;                                   
  152.     temp =  INTERRUPT.i3.imask;                              
  153.     if(pDrvCtrl->unit == 0)               
  154.         temp = (temp | ((DMA_CHAN2_INT | DMA_CHAN3_INT )));  
  155.     else                                                     
  156.     temp = (temp | ((DMA_CHAN4_INT | DMA_CHAN5_INT )));      
  157.     INTERRUPT.i3.imask = temp ;                              
  158.     temp = INTERRUPT.i3.imask ;                              
  159.     }
  160.  
  161. /* Interrupt Controller IMask5 Register.  Controls enable/disable
  162.  * of ethernet input overflow and output underflow interrupts.
  163.  */
  165. #define IDT_IMASK5_CONTROL(pDrvCtrl)    IDT_INT_REGS(pDrvCtrl,0x2c)
  167. /* output underflow and input overflow interrupt IMASK5 bits */
  169. #define ETH0FIFOS_INPUT_OVERFLOW      0x00001000
  170. #define ETH0FIFOS_OUTPUT_UNDERFLOW    0x00002000
  171. #define ETH1FIFOS_INPUT_OVERFLOW      0x00008000
  172. #define ETH1FIFOS_OUTPUT_UNDERFLOW    0x00010000
  174. /*  Ethernet Receive DMA defines : DMA Channel 9 
  175.  *  Notes: The DMA_RX_CONTROL should be written with
  176.  *  a value of 0x0000 0009 at the initialization, which
  177.  *  selects the transfer request mode, resets the DONE 
  178.  *  MASK, and has no effect on the RUN bit.The DMA Status 
  179.  *  Status Mask register need to be zeroed during 
  180.  *  initialization. Subsequently, set the DMA Status Mask
  181.  *  to receive all the interrupts ( To help Debug ) though
  182.  *  only DONE would be important in Receive and FINISH in
  183.  *  the case of Transmit. Also, during initialization,
  184.  *  write all zero's to DPTR and NDPTR.
  185.  */  
  187. #define DMA_RX_CONTROL(pDrvCtrl)   IDT_DMA_REGS(pDrvCtrl,0x00)   
  188.                                              /* DMA 2/4 control register */
  189. #define DMA_RX_CNT_MODE     0x00000008
  190. #define DMA_RX_CNT_RUN      0x00000001
  191. #define DMA_RX_CNT_VAL      0x00000009
  193. #define DMA_RX_CONTROL_RD(pDrvCtrl)     
  194.                 (*((volatile UINT32 *)DMA_RX_CONTROL(pDrvCtrl)))
  195. #define DMA_RX_CONTROL_WR(pDrvCtrl,val)  
  196.                 (*((volatile UINT32 *)DMA_RX_CONTROL(pDrvCtrl)) = (val | 0x8))
  198. #define DMA_TXRX_RUN        0x1
  200. #define DMA_RX_STATUS(pDrvCtrl)  
  201.                 IDT_DMA_REGS(pDrvCtrl,0x04)   /* DMA2/4 status register */
  202. #define DMA_RX_FINISHED     0x00000001
  203. #define DMA_RX_DONE         0x00000002
  204. #define DMA_RX_CHAIN        0x00000004
  205. #define DMA_RX_ERROR        0x00000008
  206. #define DMA_RX_HALT         0x00000010
  208. #define DMA_RX_STATUS_RD(pDrvCtrl)    
  209.                 (*((volatile UINT32 *)DMA_RX_STATUS(pDrvCtrl)))
  210. #define DMA_RX_STATUS_WR(pDrvCtrl,val) 
  211.                 (*((volatile UINT32 *)DMA_RX_STATUS(pDrvCtrl)) = (val))
  213. #define DMA_RX_STATUS_MASK(pDrvCtrl)  
  214.                 IDT_DMA_REGS(pDrvCtrl,0x08) /* DMA 2/4 status mask register */
  215. #define DMA_RX_SMASK_VAL    
  216.                 (DMA_RX_ERROR | DMA_RX_FINISHED | DMA_RX_DONE | DMA_RX_HALT)
  219.  
  221. #define ETH_DMA_RX_INT_ENABLE(pDrvCtrl)       
  222.     {                                       
  223.     volatile UINT32 temp ;                  
  224.     temp = (UINT32)(~( DMA_RX_SMASK_VAL) ); 
  225.     *((volatile UINT32 *)DMA_RX_STATUS_MASK(pDrvCtrl))&=temp;
  226.     temp= *((volatile UINT32 *)DMA_RX_STATUS_MASK(pDrvCtrl)) ;
  227.     }
  229. #define ETH_DMA_RX_INT_DISABLE(pDrvCtrl)       
  230.     {                                       
  231.     volatile UINT32 temp ;                  
  232.     temp = (UINT32)(DMA_RX_SMASK_VAL);      
  233.     *((volatile UINT32 *)DMA_RX_STATUS_MASK(pDrvCtrl))|=temp;
  234.     temp=*((volatile UINT32 *)DMA_RX_STATUS_MASK(pDrvCtrl)) ;
  235.     }
  237.  
  239. #define DMA_RX_DPTR(pDrvCtrl)     
  240.                    IDT_DMA_REGS(pDrvCtrl,0x0c) /* DMA 2/4 descriptor ptr reg */
  241. #define DMA_RX_NDPTR(pDrvCtrl)    
  242.               IDT_DMA_REGS(pDrvCtrl,0x10) /* DMA 2/4 next descriptor ptr reg */
  244. #ifndef DMA_RX_DPTR_WR 
  245. #define DMA_RX_DPTR_WR(pDrvCtrl,val)                                         
  246.     {                                                                         
  247.     *((volatile UINT32 *)DMA_RX_DPTR(pDrvCtrl)) = K1_TO_PHYS((UINT32)(val)); 
  248.     }
  249. #endif
  251. #ifndef DMA_RX_DPTR_RD
  252. #define DMA_RX_DPTR_RD(pDrvCtrl)   
  253.              (PHYS_TO_K1(*((volatile UINT32 *)DMA_RX_DPTR(pDrvCtrl))))
  254. #endif /* DMA_RX_DPTR_RD */
  256. #ifndef DMA_RX_NDPTR_RD
  257. #define DMA_RX_NDPTR_RD(pDrvCtrl) 
  258.              (PHYS_TO_K1(*((volatile UINT32 *)DMA_RX_NDPTR(pDrvCtrl))))
  259. #endif /* DMA_RX_NDPTR_RD */
  261. #ifndef DMA_RX_NDPTR_WR
  262. #define DMA_RX_NDPTR_WR(pDrvCtrl,val)                                      
  263.     {                                                                       
  264.     *((volatile UINT32 *)DMA_RX_NDPTR(pDrvCtrl)) = K1_TO_PHYS((UINT32)(val));
  265.     }
  266. #endif /* DMA_RX_NDPTR_WR */
  268. /* Ethernet Transmit DMA defines : DMA Channel 10 */
  270. #define DMA_TX_CONTROL(pDrvCtrl)     
  271.         IDT_DMA_REGS(pDrvCtrl,0x14) /* DMA 3/5 control register */
  272. #define DMA_TX_CNT_MODE     0x00000008
  273. #define DMA_TX_CNT_RUN      0x00000001
  274. #define DMA_TX_CNT_VAL      0x00000009
  276. #define DMA_TX_CONTROL_RD(pDrvCtrl)    
  277.                        (*((volatile UINT32 *)DMA_TX_CONTROL(pDrvCtrl)))
  278. #define DMA_TX_CONTROL_WR(pDrvCtrl,val) 
  279.              (*((volatile UINT32 *)DMA_TX_CONTROL(pDrvCtrl)) = (val| 0x8))
  281. #define DMA_TX_STATUS(pDrvCtrl)     
  282.         IDT_DMA_REGS(pDrvCtrl,0x18) /* DMA 3/5 status register */
  283. #define DMA_TX_FINISHED     0x00000001
  284. #define DMA_TX_DONE         0x00000002
  285. #define DMA_TX_CHAIN        0x00000004
  286. #define DMA_TX_ERROR        0x00000008
  287. #define DMA_TX_HALT         0x00000010
  289. #define DMA_TX_STATUS_RD(pDrvCtrl)     
  290.         (*((volatile UINT32 *)DMA_TX_STATUS(pDrvCtrl)))
  291. #define DMA_TX_STATUS_WR(pDrvCtrl,val)  
  292.          (*((volatile UINT32 *)DMA_TX_STATUS(pDrvCtrl)) = (val))
  294. #define DMA_TX_STATUS_MASK(pDrvCtrl)  
  295.         IDT_DMA_REGS(pDrvCtrl,0x1c)/* DMA 3/5 status mask register */
  296. #define DMA_TX_SMASK_VAL   
  297.         (DMA_TX_ERROR | DMA_TX_FINISHED | DMA_TX_DONE | DMA_TX_HALT)
  299. #define DMA_TX_SMASK_RD(pDrvCtrl)   
  300.         (*((volatile UINT32 *)DMA_TX_STATUS_MASK(pDrvCtrl)))
  301. #define DMA_TX_SMASK_WR(pDrvCtrl,val) 
  302.         (*((volatile UINT32 *)DMA_TX_STATUS_MASK(pDrvCtrl)) = (val))
  304. /* enable and disable ethernet DMA TX interrupts */
  306.  
  308. #define ETH_DMA_TX_INT_ENABLE(pDrvCtrl)       
  309.     {                                       
  310.     volatile UINT32 temp ;                  
  311.     temp = (UINT32)(~( DMA_TX_SMASK_VAL) ); 
  312.     *((volatile UINT32 *)DMA_TX_STATUS_MASK(pDrvCtrl))&=temp;
  313.     temp= *((volatile UINT32 *)DMA_TX_STATUS_MASK(pDrvCtrl)) ;
  314.     }
  316. #define ETH_DMA_TX_INT_DISABLE(pDrvCtrl)       
  317.     {                                       
  318.     volatile UINT32 temp ;                  
  319.     temp = (UINT32)(DMA_TX_SMASK_VAL);      
  320.     *((volatile UINT32 *)DMA_TX_STATUS_MASK(pDrvCtrl))|=temp;
  321.     temp=*((volatile UINT32 *)DMA_TX_STATUS_MASK(pDrvCtrl)) ;
  322.     }
  323.     
  324. #define DMA_TX_DPTR(pDrvCtrl)  
  325.         IDT_DMA_REGS(pDrvCtrl,0x20) /* DMA 3/5 descriptor pointer reg */
  327. #ifndef DMA_TX_DPTR_RD
  328. #define DMA_TX_DPTR_RD(pDrvCtrl)  
  329.        (PHYS_TO_K1(*((volatile UINT32 *)DMA_TX_DPTR(pDrvCtrl))))
  330. #endif /* DMA_TX_DPTR_RD */
  332. /* DMA_TX_DPTR_WR starts the send of of TDR packet */
  334. #ifndef DMA_TX_DPTR_WR
  335. #define DMA_TX_DPTR_WR(pDrvCtrl,val)                                       
  336.     {                                                                       
  337.     *((volatile UINT32 *)DMA_TX_DPTR(pDrvCtrl)) = K1_TO_PHYS((UINT32)(val));
  338.     }
  339. #endif /* DMA_TX_DPTR_WR */
  341. #define DMA_TX_NDPTR(pDrvCtrl)  IDT_DMA_REGS(pDrvCtrl,0x24)  
  342.                                 /* DMA 3/5 next descriptor ptr reg */
  344. #ifndef DMA_TX_NDPTR_RD
  345. #define DMA_TX_NDPTR_RD(pDrvCtrl) 
  346.                  (PHYS_TO_K1(*((volatile UINT32 *)DMA_TX_NDPTR(pDrvCtrl))))
  347. #endif /* DMA_TX_NDPTR_RD */
  349. #ifndef DMA_TX_NDPTR_WR
  350. #define DMA_TX_NDPTR_WR(pDrvCtrl,val)                                     
  351.     {                                                                       
  352.     *((volatile UINT32 *)DMA_TX_NDPTR(pDrvCtrl)) = K1_TO_PHYS((UINT32)(val));
  353.     }
  354. #endif /* DMA_TX_NDPTR_WR */
  356. /* Ethernet Interface Control Register */
  358. #define IDT_ETHINTFC_REG(pDrvCtrl)     IDT_ETH_REGS(pDrvCtrl,0x00)
  359.     
  360. #define IDT_ETHINTFC_EN      0x00000001
  361. #define IDT_ETHINTFC_DIS     0x00000000
  362. #define IDT_ETHINTFC_RIP     0x00000004
  364. /* Ethernet Multicast Hash Registers */
  366. #define IDT_ETHHASH0_REG(pDrvCtrl)     IDT_ETH_REGS(pDrvCtrl,0x0c)
  367. #define IDT_ETHHASH1_REG(pDrvCtrl)     IDT_ETH_REGS(pDrvCtrl,0x10)
  369. /* Ethernet MAC Address Registers  */
  371. #define IDT_ETHSAL0_REG(pDrvCtrl)  IDT_ETH_REGS(pDrvCtrl,0x0100)
  372. #define IDT_ETHSAH0_REG(pDrvCtrl)  IDT_ETH_REGS(pDrvCtrl,0x0104)
  374. #define IDT_ETHSAL1_REG(pDrvCtrl)  IDT_ETH_REGS(pDrvCtrl,0x0108)
  375. #define IDT_ETHSAH1_REG(pDrvCtrl)  IDT_ETH_REGS(pDrvCtrl,0x010c)
  377. #define IDT_ETHSAL2_REG(pDrvCtrl)  IDT_ETH_REGS(pDrvCtrl,0x0110)
  378. #define IDT_ETHSAH2_REG(pDrvCtrl)  IDT_ETH_REGS(pDrvCtrl,0x0114)
  380. #define IDT_ETHSAL3_REG(pDrvCtrl)  IDT_ETH_REGS(pDrvCtrl,0x0118)
  381. #define IDT_ETHSAH3_REG(pDrvCtrl)  IDT_ETH_REGS(pDrvCtrl,0x011c)
  383. #define IDT_ETHSAL_WRITE(pDrvCtrl,value)                                   
  384.     {                                                                       
  385.     *((volatile UINT32 *)IDT_ETHSAL0_REG(pDrvCtrl)) = (value);             
  386.     *((volatile UINT32 *)IDT_ETHSAL1_REG(pDrvCtrl)) = (value);             
  387.     *((volatile UINT32 *)IDT_ETHSAL2_REG(pDrvCtrl)) = (value);             
  388.     *((volatile UINT32 *)IDT_ETHSAL3_REG(pDrvCtrl)) = (value);             
  389.     } 
  391. #define IDT_ETHSAH_WRITE(pDrvCtrl,value)                                   
  392.     {                                                                       
  393.     *((volatile UINT32 *)IDT_ETHSAH0_REG(pDrvCtrl)) = (value);             
  394.     *((volatile UINT32 *)IDT_ETHSAH1_REG(pDrvCtrl)) = (value);             
  395.     *((volatile UINT32 *)IDT_ETHSAH2_REG(pDrvCtrl)) = (value);             
  396.     *((volatile UINT32 *)IDT_ETHSAH3_REG(pDrvCtrl)) = (value);             
  397.     } 
  399.  
  400. #define ETH_DMA_OVRRUN(pDrvCtrl)       
  401.  if( ETH0.eth0intfc & ETHERINTFC_OVR )
  402.         {
  403.         ETH0.eth0intfc = ( ETH0.eth0intfc & (~(UINT32)(ETHERINTFC_OVR)) );
  404.                 } 
  405.     else if( ETH1.eth1intfc & ETHERINTFC_OVR )
  406.         {     
  407.         ETH1.eth1intfc = ( ETH1.eth1intfc & (~(UINT32)(ETHERINTFC_OVR)) );
  408.         }
  409.         
  410. /* Ethernet Address recognition control register */
  415. #define IDT_ETHARC_REG(pDrvCtrl)   IDT_ETH_REGS(pDrvCtrl,0x08)
  416. #define IDT_ETHARC_PRO   0x00000001
  417. #define IDT_ETHARC_AM    0x00000002    
  418. #define IDT_ETHARC_AFM   0x00000004
  419. #define IDT_ETHARC_AB    0x00000008  
  421. #define IDT_SET_PROMISC(pDrvCtrl)                                          
  422.     {                                                                       
  423.     *((volatile UINT32 *)IDT_ETHARC_REG(pDrvCtrl)) |= IDT_ETHARC_PRO;      
  424.     }
  426. #define IDT_CLR_PROMISC(pDrvCtrl)                                          
  427.     {                                                                       
  428.     *((volatile UINT32 *)IDT_ETHARC_REG(pDrvCtrl)) &= ~IDT_ETHARC_PRO;     
  429.     }
  431. #define IDT_SET_MCAST(pDrvCtrl)                                            
  432.     {                                                                       
  433.     *((volatile UINT32 *)IDT_ETHARC_REG(pDrvCtrl)) |= IDT_ETHARC_AM;       
  434.     }
  436. #define IDT_SET_MCASTALL(pDrvCtrl)                                         
  437.     {                                                                       
  438.     *((volatile UINT32 *)IDT_ETHARC_REG(pDrvCtrl)) |= IDT_ETHARC_AFM;      
  439.     }
  442. #define IDT_ETHFIFOTT_REG(pDrvCtrl)    IDT_ETH_REGS(pDrvCtrl,0x04)
  443. #define IDT_ETHFIFOTT_VAL     0x40        /* Assuming COLWIN to be 0x37 */
  445.  
  447.  
  449. /* Ethernet MAC Controller Registers and bit definitions */
  451. #define IDT_ETHMAC1_REG(pDrvCtrl)      IDT_ETH_REGS(pDrvCtrl,0x0200)
  452. #define IDT_ETHMAC1_RE       0x1
  453. #define IDT_ETHMAC1_PAF      0x2
  454. #define IDT_ETHMAC1_RFC      0x4
  455. #define IDT_ETHMAC1_TFC      0x8
  456. #define IDT_ETHMAC1_LB       0x10
  457. #define IDT_ETHMAC1_MR       0x8000
  459. #define IDT_ETHMAC2_REG(pDrvCtrl)      IDT_ETH_REGS(pDrvCtrl,0x0204)
  460. #define IDT_ETHMAC2_FD       0x1
  461. #define IDT_ETHMAC2_FLC      0x2
  462. #define IDT_ETHMAC2_HFE      0x4
  463. #define IDT_ETHMAC2_DC       0x8
  464. #define IDT_ETHMAC2_CEN      0x10
  465. #define IDT_ETHMAC2_PE       0x20
  466. #define IDT_ETHMAC2_VPE      0x40
  467. #define IDT_ETHMAC2_APE      0x80
  468. #define IDT_ETHMAC2_PPE      0x100
  469. #define IDT_ETHMAC2_LPE      0x200
  470. #define IDT_ETHMAC2_NB       0x1000
  471. #define IDT_ETHMAC2_BP       0x2000
  472. #define IDT_ETHMAC2_ED       0x4000
  474. #define IDT_ETHIPGT_REG(pDrvCtrl)      IDT_ETH_REGS(pDrvCtrl,0x0208)
  475. #define IDT_ETHIPGT_HDX      0x12
  476. #define IDT_ETHIPGT_FDX      0x15    
  478. #define IDT_ETHIPGR_REG(pDrvCtrl)      IDT_ETH_REGS(pDrvCtrl,0x020c)
  479. #define IDT_ETHIPGR_HDX      0x1212
  480. #define IDT_ETHIPGR_FDX      0x1515  
  482. #define IDT_ETHCLRT_REG(pDrvCtrl)      IDT_ETH_REGS(pDrvCtrl,0x0210)
  483. #define IDT_ETHCLRT_VAL      0x370F
  485. #define IDT_ETHMAXF_REG(pDrvCtrl)      IDT_ETH_REGS(pDrvCtrl,0x0214)
  486. #define IDT_ETHMAXF_VAL      0x0600
  488.  
  491. /* MII Management Interface Registers and bit values */
  493. #define IDT_ETH_REG_BASE     0xB8058000
  494. #define IDT_MIIMCFG_REG      IDT_ETH_REG_BASE + 0x0220
  495. #define IDT_MIIMCMD_REG      IDT_ETH_REG_BASE + 0x0224
  496. #define IDT_MIIMADDR_REG     IDT_ETH_REG_BASE + 0x0228
  497. #define IDT_MIIMWTD_REG      IDT_ETH_REG_BASE + 0x022c
  498. #define IDT_MIIMRDD_REG      IDT_ETH_REG_BASE + 0x0230
  499. #define IDT_MIIMIND_REG      IDT_ETH_REG_BASE + 0x0234
  501. #define IDT_ETHMCP_REG       IDT_ETH_REG_BASE + 0x0028
  502. #define IDT_ETHMCP_VAL      0
  504. #define MIICFG_RESET_VAL     0x00008000
  506.  
  508. #define MIICMD_SET_SCAN()                                                   
  509.     {                                                                       
  510.     *((volatile UINT32 *)IDT_MIIMCMD_REG) = MIIMCMD_SCN;                    
  511.     }
  513. #define MIICMD_RESET_SCAN()                                                 
  514.     {                                                                       
  515.     *((volatile UINT32 *)IDT_MIIMCMD_REG) &= ~MIIMCMD_SCN;                  
  516.     }
  518. #define MIIM_RESET()                                                        
  519.     {                                                                       
  520.     *((volatile UINT32 *)IDT_MIIMCMD_REG) = MIICFG_RESET_VAL;               
  521.     }
  524. /* PHY Device used on the board : LXT972 
  525.  * Register Definitions 
  526.  */
  528. #define PHY_ADDR_0              0x0
  529. #define PHY_ADDR_1              0x1
  531. #define PHY_10MBS               0
  532. #define PHY_100MBS              1
  533. #define PHY_AUTO_SPEED          2
  535. #define PHY_HALF_DPX            0
  536. #define PHY_FULL_DPX            1
  537. #define PHY_AUTO_DPX            2
  539. #define PHY_CONTROL_REG         0x0
  541. #define PHY_RESET_VAL           0x8000
  542. #define PHY_LOOP_EN             0x4000
  543. #define PHY_SPEED_SEL           0x2000
  544. #define PHY_AUTONEG_EN          0x1000
  545. #define PHY_PWR_DOWN            0x0800
  546. #define PHY_ISOLATE             0x0400
  547. #define PHY_RESTART_AN          0x0200
  548. #define PHY_DPLX_MODE           0x0100
  549. #define PHY_COL_TEST            0x0080
  550. #define PHY_SPD_SELECT          0x0040
  552. #define PHY_NEGOTIATE           (PHY_AUTONEG_EN | PHY_RESTART_AN)
  554. #define PHY_STATUS1_REG         0x1
  556. #define PHY_10BASE_T4           0x8000
  557. #define PHY_100BASEX_FULL       0x4000
  558. #define PHY_100BASEX_HALF       0x2000
  559. #define PHY_10BASE_FULL         0x1000
  560. #define PHY_10BASE_HALF         0x0800
  561. #define PHY_10BASET2_HALF       0x0400
  562. #define PHY_10BASET2_FULL       0x0200
  563. #define PHY_EXT_STATUS          0x0100
  564. #define PHY_MF_PREAM_SUPPRESS   0x0040
  565. #define PHY_AUTONEG_DONE        0x0020
  566. #define PHY_REMOTE_FAULT        0x0010
  567. #define PHY_AUTONEG_ABLE        0x0008
  568. #define PHY_LINK_STATUS         0x0004
  569. #define PHY_JABBER_DETECT       0x0002
  570. #define PHY_EXTEND_ABLE         0x0001
  572. #define PHY_PHY_ID_1_REG        0x2
  573. #define PHY_PHY_ID_2_REG        0x3
  574. #define PHY_AUTONEG_ADV_REG     0x4
  576. #define PHY_MULTIPAGE_ABLE      0x8000
  577. #define PHY_ASYM_PAUSE          0x0800
  578. #define PHY_PAUSE_EN            0x0400
  579. #define PHY_100BASETX_FULL      0x0100 
  580. #define PHY_100BASETX_ABLE      0x0080
  581. #define PHY_10BASET_FULL        0x0040
  582. #define PHY_10BASET_ABLE        0x0020
  583. #define PHY_IEEE802_3_VAL       0x0001
  585. #define PHY_AUTO_NEG_DEFAULT        
  586.             (                       
  587.             PHY_100BASETX_FULL |    
  588.             PHY_100BASETX_ABLE |    
  589.             PHY_10BASET_FULL   |    
  590.             PHY_10BASET_ABLE   |    
  591.             PHY_IEEE802_3_VAL       
  592.             ) 
  594. #define PHY_AUTONEG_LNK_ABILITY_REG  0x5
  595. #define PHY_AUTONEG_EXPANSION_REG    0x6
  597. #define PHY_BASE_PAGE             0x0020 
  598. #define PHY_PAR_DETECT_FAULT      0x0010
  599. #define PHY_LNK_PARTNER           0x0008
  600. #define PHY_NXT_PAG_ABLE          0x0004
  601. #define PHY_PAGE_RCVD             0x0002
  602. #define PHY_LNK_PARTNER_ANABLE    0x0001
  604. #define PHY_AUTONEG_LNK_PAGE_XMT_REG 0x7
  605. #define PHY_AUTONEG_LNK_NXT_PAGE_REG 0x8
  607. #define PHY_NEXT_PAGE         0x8000
  608. #define PHY_MESSAGE_PAGE      0x2000
  609. #define PHY_ACK2              0x1000
  610. #define PHY_TOGGLE            0x0800 
  612. #define PHY_PORT_CONFIG_REG   0x10
  614. #define PHY_FORCE_LNK_PASS    0x4000
  615. #define PHY_XMT_DISABLE       0x2000
  616. #define PHY_BYPASS_SCRAMBLER  0x1000
  617. #define PHY_JABBER            0x0400 
  618. #define PHY_SQE               0x0200
  619. #define PHY_TP_LOOPBACK       0x0100
  620. #define PHY_CRS_SELECT        0x0080
  621. #define PHY_PRE_EN            0x0020
  622. #define PHY_ALT_NXT_PAGE      0x0002
  624. #define PHY_STATUS2_REG       0x11
  625. #define PHY_STAT2_100         0x4000
  626. #define PHY_STAT2_LINK        0x0400
  627. #define PHY_STAT2_FULL_DPLX   0x0200
  628. #define PHY_STAT2_AN_ABLE     0x0100
  629. #define PHY_STAT2_AN_CMPLT    0x0080
  631. #define PHY_INTRPT_ENABLE_REG 0x12
  633. #define PHY_INTRPT_STATUS_REG 0x13
  635. #define PHY_LED_CONFIG_REG    0x14
  636. #define PHY_LED_VAL           0x1232
  637. #define PHY_LED_VAL2          0x1242
  639. #define PHY_XMT_CONTROL_REG   0x1E
  641. #define PHY_SPEED_10          10000000
  642. #define PHY_SPEED_100         100000000
  645. #undef DRV_DEBUG        
  646. #define DRV_DEBUG
  647. #ifdef  DRV_DEBUG
  649. /* define the various levels of debugging if the DRV_DEBUG is defined */    
  651. #define DRV_DEBUG_OFF         0x00000000
  652. #define DRV_DEBUG_RX          0x00000001
  653. #define DRV_DEBUG_TX          0x00000002
  654. #define DRV_DEBUG_INT         0x00000004
  655. #define DRV_DEBUG_POLL_RX     0x00000008
  656. #define DRV_DEBUG_POLL_TX     0x00000010
  657. #define DRV_DEBUG_POLL        (DRV_DEBUG_POLL_RX | DRV_DEBUG_POLL_TX)
  658. #define DRV_DEBUG_LOAD        0x00000020
  659. #define DRV_DEBUG_LOAD2       0x00000040
  660. #define DRV_DEBUG_IOCTL       0x00000080
  661. #define DRV_DEBUG_RESET       0x00000100
  662. #define DRV_DEBUG_MCAST       0x00000200
  663. #define DRV_DEBUG_CSR         0x00000400
  664. #define DRV_DEBUG_RX_PKT      0x00000800
  665. #define DRV_DEBUG_TX_PKT      0x00001000
  666. #define DRV_DEBUG_MEM         0x00002000
  667. #define DRV_DEBUG_POLL_REDIR  0x00004000
  668. #define DRV_DEBUG_LOG_NVRAM   0x00008000
  669. #define DRV_DEBUG_ENTRY       0x00010000
  670. #define DRV_DEBUG_INFO        0x00100000
  671. #define DRV_DEBUG_WARNING     0x00200000
  672. #define DRV_DEBUG_ERROR       0x00400000
  673. #define DRV_DEBUG_FATAL       0x00800000
  674. #define DRV_DEBUG_PANIC       0x01000000
  675. #define DRV_DEBUG_ALL         0xffffffff
  676. #define DRV_DEBUG_OVR         0x04000000
  678. #define DRV_LOG(FLG, X0, X1, X2, X3, X4, X5, X6)    
  679.         if (idt32438DebugFlags & FLG)               
  680.            (void)logMsg(X0, X1, X2, X3, X4, X5, X6);
  682. #else /*DRV_DEBUG*/
  684. #define DRV_LOG(DBG_SW, X0, X1, X2, X3, X4, X5, X6)
  686. #endif /*DRV_DEBUG*/
  688. /* minimum number of transmit and receive descriptors */
  690. #define MIN_NUM_TDRS    0x500     /* Number of TX descriptors */
  691. #define MIN_NUM_RDRS    0x500     /* Number of RX descriptors */
  693.  
  694. /* 
  695.  * The Ethernet DMA Descriptor Register data structure.
  696.  * This structure is used for both Transmit DMA Descriptor 
  697.  * Registers (TDR), and Receive DMA Descriptor Registers (RDR).
  698.  */
  700. typedef struct dma_dr
  701.     {
  702.     UINT32          control;            /* DMA control and status */
  703.     UINT32          ca;                 /* DMA buffer current address */
  704.     UINT32          devcs;              /* device control and status */
  705.     UINT32          link;               /* address of the next DMA descriptor */
  706.     volatile struct dma_dr * next;      /* points to next RDR/TDR */
  707.     volatile struct dma_dr * prev;      /* points to previous RDR/TDR */
  708.     char *          pClust;             /* points to cluster buffer */
  709.     M_BLK *         pMblk;              /* M_BLK to be freed */
  710.     UINT32          flags;              /* flags */
  711.     UINT32          pad[7];
  712.     } DMA_DR;
  714. /* DMA Descriptor Register control field bit definitions */
  716. #define DMA_DR_CONTROL_F        0x80000000  /* Finished */
  717. #define DMA_DR_CONTROL_D        0x40000000  /* Done */
  718. #define DMA_DR_CONTROL_T        0x20000000  /* Terminated */
  719. #define DMA_DR_CONTROL_IOD      0x10000000  /* Interrupt On Done */
  720. #define DMA_DR_CONTROL_IOF      0x08000000  /* Interrupt On Finished */
  721. #define DMA_DR_CONTROL_COF      0x02000000  /* chain on finished         */
  722. #define DMA_DR_CONTROL_COUNT    0x3FFFF     /* byte count */
  724. /* value loaded into receive DMA buffer descriptor control word */
  726. #define RX_DMA_COUNT    0x600
  727. #define RDR_CONTROL_VAL 
  728.             (DMA_DR_CONTROL_IOD | DMA_DR_CONTROL_IOF | RX_DMA_COUNT  )
  730. /*
  731.  * Ethernet Receive Descriptor Device Control and Status field bit definitions.
  732.  */
  734. #define RDR_DEVCS_FD    0x00000001  /* first descriptor */
  735. #define RDR_DEVCS_LD    0x00000002  /* last descriptor */
  736. #define RDR_DEVCS_ROK   0x00000004  /* receive OK */
  737. #define RDR_DEVCS_FM    0x00000008  /* filter match */
  738. #define RDR_DEVCS_MP    0x00000010  /* multicast packet */
  739. #define RDR_DEVCS_BP    0x00000020  /* broadcast packet */
  740. #define RDR_DEVCS_VLT   0x00000040  /* VLAN tag detected */
  741. #define RDR_DEVCS_CF    0x00000080  /* control frame */
  742. #define RDR_DEVCS_OVR   0x00000100  /* receive FIFO overflow */
  743. #define RDR_DEVCS_CRC   0x00000200  /* CRC error */
  744. #define RDR_DEVCS_CV    0x00000400  /* code violation */
  745. #define RDR_DEVCS_DB    0x00000800  /* dribble bits detected */
  746. #define RDR_DEVCS_LE    0x00001000  /* length error */
  747. #define RDR_DEVCS_LOR   0x00002000  /* length out of range */
  748. #define RDR_DEVCS_CES   0x00004000  /* carrier event seen */
  750. /*
  751.  * Ethernet Transmit Descriptor Device Control and Status field bit definitions.
  752.  */
  754. #define TDR_DEVCS_FD    0x00000001  /* first descriptor */
  755. #define TDR_DEVCS_LD    0x00000002  /* last descriptor */
  756. #define TDR_DEVCS_OEN   0x00000004  /* override enable */
  757. #define TDR_DEVCS_PEN   0x00000008  /* packet padding enable */
  758. #define TDR_DEVCS_CEN   0x00000010  /* packet CRC enable */
  759. #define TDR_DEVCS_HEN   0x00000020  /* huge packet enable */
  760. #define TDR_DEVCS_TOK   0x00000040  /* transmit OK */
  761. #define TDR_DEVCS_MP    0x00000080  /* multicast packet */
  762. #define TDR_DEVCS_BP    0x00000100  /* broadcast packet */
  763. #define TDR_DEVCS_UND   0x00000200  /* transmit FIFO underflow */
  764. #define TDR_DEVCS_OF    0x00000400  /* oversized frame */
  765. #define TDR_DEVCS_ED    0x00000800  /* excessive deferral */
  766. #define TDR_DEVCS_EC    0x00001000  /* excessive collisions */
  767. #define TDR_DEVCS_LC    0x00002000  /* late collision */
  768. #define TDR_DEVCS_TD    0x00004000  /* transmit deferred */
  769. #define TDR_DEVCS_CRC   0x00008000  /* CRC error */
  770. #define TDR_DEVCS_LE    0x00010000  /* length error */
  772. /* TDR/RDR Flags : Bit Definition */
  774. #define TDR_IN_USE      0x01
  775. #define TDR_LAST        0x02
  776. #define TDR_FIRST       0x04
  778. /* physical interface specific infomation */
  780. typedef struct phy_info
  781.     {
  782.     int     phyAddr;                /* PHY device address: 0-32 */
  783.     int     phySpeed;               /* PHY speed: PHY_10MBS PHY_100MBS */
  784.     int     phyDpx;                 /* PHY duplex: PHY_HALF_DPX PHY_FULL_DPX */
  785.     char    enetAddr[ENET_SIZE];    /* ethernet address */
  786.     } PHY_INFO;
  788. typedef struct drv_ctrl
  789.     {
  790.     END_OBJ     endObj;              /* base class */
  791.     END_ERR     lastError;           /* Last error passed to muxError */
  792.     int         unit;                /* unit number */
  793.     char *      pMemArea;            /* cluster block pointer */
  794.     int         nTDRs;               /* how many TDRs to create */
  795.     char *      pTDRmem;             /* TX Descriptor Register memory base */
  796.     volatile DMA_DR *    pTDRHead;   /* next tx descriptor to complete TX */
  797.     volatile DMA_DR *    pTDRTail;   /* next transmit descriptor to sent */
  798.     volatile DMA_DR *    pTDRQStart; /* start of queue of transmit descriptor */
  799.     int         cntTDRused;          /* count of TDRs in use */
  800.     int         nRDRs;               /* how many RDRs to create */
  801.     char *      pRDRmem;             /* RX Descriptor Register memory base */
  802.     volatile DMA_DR *    pRDR;       /* receive descriptor pointer */
  803.     volatile UINT32      flags;      /* driver state */
  804.     BOOL        attached;            /* interface has been attached */
  805.     BOOL        txBlocked;           /* TX send blocked.  No TDRs available. */
  806.     PHY_INFO    board;               /* physical interface info */
  807.     CL_POOL_ID  pClPoolId;           /* cluster pool identifier */
  808.     char *      clBaseAddr;          /* cluster buffer pool base addr */
  809.     UINT32      dmaRegBase;          /* base address of DMA registers */
  810.     UINT32      ethRegBase;          /* base address of ethernet registers */
  811.     UINT32      intRegBase;          /* base addr of interrupt ctrl registers */
  812.     int         ivec;                /* input overflow vector number */
  813.     } DRV_CTRL;
  816. /* DRV_CTRL flags element bit definitions */
  817.  
  818. #define IDT_POLLING     0x00000001   /* polling mode                  */
  819. #define IDT_PROMISC     0x00000002   /* promiscuous mode              */
  820. #define IDT_MCAST       0x00000004   /* multicast addressing mode     */
  821. #define IDT_MCASTALL    0x00000008   /* all multicast addressing mode */
  822. #define IDT_RX_NETADD   0x00000010   /* Rx netAdd() requested */
  823. #define IDT_TX_NETADD   0x00000020   /* Tx netAdd() requested */
  824. #define IDT_ETHER_RESET 0x00000040   /* Ethernet reset */
  827. /* Ethernet Transmit Descriptors Read Macros */
  829. #ifdef INCLUDE_RFC_1213
  830. #define IDT_HADDR(pEnd)      ((pEnd)->mib2Tbl.ifPhysAddress.phyAddress)
  831. #define IDT_HADDR_LEN(pEnd)  ((pEnd)->mib2Tbl.ifPhysAddress.addrLength)
  832. #else
  833. #define IDT_HADDR(pEnd)                                                 
  834.                 ((pEnd)->pMib2Tbl->m2Data.mibIfTbl.ifPhysAddress.phyAddress)
  835. #define IDT_HADDR_LEN(pEnd)                                             
  836.                 ((pEnd)->pMib2Tbl->m2Data.mibIfTbl.ifPhysAddress.addrLength)
  837. #endif
  840. /*
  841.  * Buffer Management Macros 
  842.  */
  844. #define NET_BUF_ALLOC()                                                 
  845.     netClusterGet (pDrvCtrl->endObj.pNetPool, pDrvCtrl->clPoolId)
  847. #define NET_BUF_FREE(pBuf)                                              
  848.     netClFree (pDrvCtrl->endObj.pNetPool, pBuf)
  850. #define NET_MBLK_ALLOC()                                                
  851.     mBlkGet (pDrvCtrl->endObj.pNetPool, M_DONTWAIT, MT_DATA)
  853. #define NET_MBLK_FREE(pMblk)                                            
  854.     netMblkFree (pDrvCtrl->endObj.pNetPool, (M_BLK_ID)pMblk)
  856. #define NET_CL_BLK_ALLOC()                                              
  857.     clBlkGet (pDrvCtrl->endObj.pNetPool, M_DONTWAIT)
  859. #define NET_CL_BLK_FREE(pClblk)                                         
  860.     clBlkFree (pDrvCtrl->endObj.pNetPool, (CL_BLK_ID)pClBlk)
  861.             
  862. #define NET_MBLK_BUF_FREE(pMblk)                                        
  863.     netMblkClFree ((M_BLK_ID)pMblk)
  865. #define NET_MBLK_CHAIN_FREE(pMblk)                                      
  866.     {                                                                   
  867.     M_BLK *pNext;                                                       
  868.                                                                         
  869.     pNext=pMblk;                                                        
  870.     while (pNext)                                                       
  871.         pNext=NET_MBLK_BUF_FREE (pNext);                                
  872.     }
  873.     
  874. #define NET_MBLK_CL_JOIN(pMblk, pClBlk)                              
  875.     netMblkClJoin ((pMblk), (pClBlk))
  877. #define NET_CL_BLK_JOIN(pClBlk, pBuf, len)                             
  878.     netClBlkJoin ((pClBlk), (pBuf), (len), NULL, 0, 0, 0)
  879.         
  881.  
  883. #ifdef __cplusplus
  884. }
  885. #endif
  887. #endif /* __INCidt32438Endh */