开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
rc32438.h
资源名称：idt438.rar　[点击查看]
上传用户：yingyi0918
上传日期：2022-06-26
资源大小：214k
文件大小：86k
源码类别：

VxWorks

开发平台：

C/C++

rc32438.h：源码内容
  1. /* rc32438.h - data definitions for rc32438 interface */
  2.  
  3. /* Copyright 1984-2002 Wind River Systems, Inc. */
  4. #include "copyright_wrs.h"
  6. /*
  7.  * This file has been developed or significantly modified by the
  8.  * MIPS Center of Excellence Dedicated Engineering Staff.
  9.  * This notice is as per the MIPS Center of Excellence Master Partner
  10.  * Agreement, do not remove this notice without checking first with
  11.  * WR/Platforms MIPS Center of Excellence engineering management.
  12.  */
  15. /*
  16. modification history
  17. --------------------
  19. 01a,19Oct02,krao  New header file for IDT RC32438 Processor.
  21. */
  23. /*
  24. DESCRIPTION
  26. This file contains constants for initialization and configuration of
  27. vxWorks on IDT79RC32438 processor.
  29. The Evaluation Board Manuals and IDT79RC32438 User Reference Manual
  30. contain full descriptions of the following registers and their uses.
  32. */
  34. #ifndef __INCrc32438h
  35. #define __INCrc32438h
  37. #ifdef __cplusplus
  38. extern "C" {
  39. #endif /*__cplusplus*/
  41. /* defines */
  43. /* System identification */
  44.  
  45. #define SYSID_BASE        0xB8000018            /* system identification      */
  46. #define SYSID             0xB8000018            /* system identification      */
  48. #if !defined(_ASMLANGUAGE)
  50. typedef struct sysidstruct
  51.     {
  52.     unsigned int        sysid;                  /* system identification      */
  53.     unsigned int        devtype;                /* Device type                */
  54.     } SYSID_STRUCT;
  56. #define SYSTEMID (*((volatile SYSID_STRUCT *) SYSID_BASE))
  58. #endif /*_ASMLANGUAGE*/
  60. /* Reset handler */
  61.  
  62. #define RESET_BASE        0xB8008000            /* Reset Register             */
  63. #define RESET             0xB8008000            /* Reset register             */
  65. #if !defined(_ASMLANGUAGE)
  67. typedef struct resetstruct
  68.     {
  69.     unsigned int        reset;                  /* Reset                      */
  70.     unsigned int        bcv;                    /* Boot configuration         */
  71.     unsigned int        cea;                    /* CPU Error Address          */
  72.     } RESET_STRUCT;
  74. #define RESET_HANDLER (*((volatile RESET_STRUCT *) RESET_BASE))
  76. #endif /*_ASMLANGUAGE*/
  78. /* Device controller */
  79.  
  80. #define DEVICE_BASE       0xB8010000            /* Device Controller Base     */ 
  82. #if !defined(_ASMLANGUAGE)
  84. typedef struct devicenum
  85.     {
  86.     unsigned int        devbase;                /* Device n base              */
  87.     unsigned int        devmask;                /* Device n mask              */
  88.     unsigned int        devc;                   /* Device n control           */
  89.     unsigned int        devtc;                  /* Device n timing conf       */
  90.     } DEVICE_NUM;
  92. typedef struct device 
  93.     {
  94.     DEVICE_NUM          dev0;                   /* Device 0                   */
  95.     DEVICE_NUM          dev1;                   /* Device 1                   */
  96.     DEVICE_NUM          dev2;                   /* Device 2                   */
  97.     DEVICE_NUM          dev3;                   /* Device 3                   */
  98.     DEVICE_NUM          dev4;                   /* Device 4                   */
  99.     DEVICE_NUM          dev5;                   /* Device 5                   */
  100.     unsigned int        btcs;                   /* Bus timer control & status */
  101.     unsigned int        btcompare;              /* Bus trans timer compare    */
  102.     unsigned int        btaddr;                 /* Bus trans timer address    */
  103.     unsigned int        devdacs;                /* dev decoup ctrl status     */
  104.     unsigned int        devdaa;                 /* dev decoup access address  */
  105.     unsigned int        devdad;                 /* dev decoup access data     */
  106.     unsigned int        devspare;               /* not defined                */
  107.     } DEVICE;
  111. #define DEVICE (*((volatile DEVICE *) DEVICE_BASE))
  113. #endif /*_ASMLANGUAGE*/
  115. /* Device Size (DS) field in DEVxC */
  117. #define DEVICE_8BIT          0
  118. #define DEVICE_16BIT         1
  120. /* DEVxC register */
  122. #define DEVXC_DS(i)        ((i&0x3)<<0)         /* DS field                   */
  123. #define DEVXC_BE           (1<<2)               /* BE field                   */
  124. #define DEVXC_WP           (1<<3)               /* WP field                   */
  125. #define DEVXC_CSD(i)       ((i&0xf)<<4)         /* CSD field                  */
  126. #define DEVXC_OED(i)       ((i&0xf)<<8)         /* OED field                  */
  127. #define DEVXC_BWD(i)       ((i&0xf)<<12)        /* BWD field                  */
  128. #define DEVXC_RWS(i)       ((i&0x3f)<<16)       /* RWS field                  */
  129. #define DEVXC_WWS(i)       ((i&0x3f)<<22)       /* WWS field                  */
  130. #define DEVXC_BRE          (1<<28)              /* BRE field                  */
  131. #define DEVXC_BWE          (1<<29)              /* BWE field                  */
  132. #define DEVXC_WAM          (1<<30)              /* WAM field                  */
  134. /* DEVxTC register */
  136. #define DEVXTC_PRD(i)      ((i&0xf)<<0)         /* PRD field                  */
  137. #define DEVXTC_PWD(i)      ((i&0xf)<<4)         /* PWD field                  */
  138. #define DEVXTC_WDH(i)      ((i&0x7)<<8)         /* WDH field                  */
  139. #define DEVXTC_CSH(i)      ((i&0x3)<<11)        /* CSH field                  */
  141. /* BTCS Register*/
  143. #define BTCS_TT            (1<<0)               /* TT bit                     */
  144. #define BTCS_BTO           (1<<1)               /* BTO bit                    */
  145. #define BTCS_BTE           (1<<2)               /* BTE bit                    */
  147. /* DEVDACS register */
  149. #define DEVDACS_OP         (1<<0)               /* OP bit                     */
  150. #define DEVDACS_SIZE(i)    ((i&0x3)<<1)         /* SIZE field                 */
  151. #define DEVDACS_ERR        (1<<3)               /* ERR bit                    */
  152. #define DEVDACS_F          (1<<4)               /* F bit                      */
  153. #define DEVDACS_B          (1<<5)               /* B bit                      */
  157. /* DDR controller */
  159. #define DDR_BASE           0xB8018000           /* DDR Base address           */
  161. #if !defined(_ASMLANGUAGE)
  162. typedef struct ddrstruct
  163.     {
  164.     unsigned int ddr0base;                      /* DDR 0 Base                 */
  165.     unsigned int ddr0mask;                      /* DDR 0 Mask                 */
  166.     unsigned int ddr1base;                      /* DDR 1 Base                 */
  167.     unsigned int ddr1mask;                      /* DDR 1 Mask                 */
  168.     unsigned int ddrc;                          /* DDR control                */
  169.     unsigned int ddr0abase;                     /* DDR 0 Alternate Base       */
  170.     unsigned int ddr0amask;                     /* DDR 0 Alternate Mask       */
  171.     unsigned int ddr0amap;                      /* DDR 0 Alternate mapping    */
  172.     unsigned int ddrcust;                       /* DDR 0 Custom Transaction   */
  173.     unsigned int ddrrdc;                        /* DDR Read Data Capture      */
  174.     unsigned int ddrspare;                      /* Spare.  not used           */
  175.     unsigned int _u[4085];
  176.     unsigned int ddrdqsc;                       /* Reserved for time being    */
  177.     unsigned int ddrdllc;                       /* Reserved for time being    */
  178.     unsigned int ddrdllfc;                      /* Reserved for time being    */
  179.     unsigned int ddrdllta;                      /* Reserved for time being    */
  180.     unsigned int ddrdlled;                      /* Reserved for time being    */
  181.     unsigned int ddrdllldf0;                    /* Reserved for time being    */
  182.     unsigned int ddrdllmdf0;                    /* Reserved for time being    */
  183.     unsigned int ddrdlludf0;                    /* Reserved for time being    */
  184.     unsigned int ddrdllldf1;                    /* Reserved for time being    */
  185.     unsigned int ddrdllmdf1;                    /* Reserved for time being    */
  186.     unsigned int ddrdlludf1;                    /* Reserved for time being    */
  187.     unsigned int ddrdllldf2;                    /* Reserved for time being    */
  188.     unsigned int ddrdllmdf2;                    /* Reserved for time being    */
  189.     unsigned int ddrdlludf2;                    /* Reserved for time being    */
  190.     unsigned int ddrdllldf3;                    /* Reserved for time being    */
  191.     unsigned int ddrdllmdf3;                    /* Reserved for time being    */
  192.     unsigned int ddrdlludf3;                    /* Reserved for time being    */
  193.     unsigned int ddrdllldf4;                    /* Reserved for time being    */
  194.     unsigned int ddrdllmdf4;                    /* Reserved for time being    */
  195.     unsigned int ddrdlludf4;                    /* Reserved for time being    */
  196.     unsigned int ddrdllldf5;                    /* Reserved for time being    */
  197.     unsigned int ddrdllmdf5;                    /* Reserved for time being    */
  198.     unsigned int ddrdlludf5;                    /* Reserved for time being    */
  199.     unsigned int ddrdllldf6;                    /* Reserved for time being    */
  200.     unsigned int ddrdllmdf6;                    /* Reserved for time being    */
  201.     unsigned int ddrdlludf6;                    /* Reserved for time being    */
  202.     unsigned int ddrdllldf7;                    /* Reserved for time being    */
  203.     unsigned int _u2;                           /* Reserved for time being    */
  204.     unsigned int ddrdllmdf7;                    /* Reserved for time being    */
  205.     unsigned int ddrdlludf7;                    /* Reserved for time being    */ 
  206.     } DDR_STRUCT;
  208. #define DDR (*((volatile DDR_STRUCT *) DDR_BASE))
  209. #endif /*_ASMLANGUAGE*/
  211. /* DDRC register */
  213. #define DDRC_ATA(i)      ((i&0x7)<<5)           /* Active to Active auto-rfsh */
  214. #define DDRC_DBW         (1<<8)                 /* Data Bus Width             */
  215. #define DDRC_WR(i)       ((i&0x3)<<9)           /* Write Recovery             */
  216. #define DDRC_DTYPE(i)    ((i&0x1f)<<11)         /* DDR Device type            */
  217. #define DDRC_RFC(i)      ((i&0xf)<<16)          /* Refresh clock cycles       */
  218. #define DDRC_RP(i)       ((i&0x3)<<20)          /* Precharge delay            */
  219. #define DDRC_AP          (1<<22)                /* Auto precharge enable      */
  220. #define DDRC_RCD(i)      ((i&0x3)<<23)          /* active to rd or wr delay   */
  221. #define DDRC_CL(i)       ((i&0x3)<<25)          /* CAS latency                */
  222. #define DDRC_DBM         (1<<27)                /* Data Bus Multiplexing      */
  223. #define DDRC_SDS         (1<<28)                /* Single Data Strobe         */
  224. #define DDRC_ATP(i)      ((i&0x3)<<29)          /* Active to precharge        */
  225. #define DDRC_RE          (1<<31)                /* Refresh Enable             */
  227. /* DDR Custom Transacton  register */
  229. #define DDRCUST_CS(i)     ((i&0x3)<<0)          /* DDR Chip Select            */
  230. #define DDRCUST_WE        (1<<2)                /* DDR Write Enable           */
  231. #define DDRCUST_RAS       (1<<3)                /* DDR RAS Status             */
  232. #define DDRCUST_CAS       (1<<4)                /* DDR CAS Status             */
  233. #define DDRCUST_CKE       (1<<5)                /* DDR Clock Enable           */
  234. #define DDRCUST_BA(i)     ((i&0x3)<<6)          /* DDR Bank Address           */
  236. /* DDRRDC register */
  238. #define DDRRDC_CES(i)     ((i&0x3)<<0)          /* Capture Edge Select        */
  239. #define DDRRDC_ACE        (1<<2)                /* Auto Capture  Enable       */
  242. /* DDRDQSC register */
  244. #define DDRDQSC_DM(i)     ((i&0x3)<<0)
  245. #define DDRDQSC_DQSBS(i)  ((i&0x3f)<<2)
  247. /* DDRDLLC register */
  249. #define DDRDLLC_EAO       (1<<0)
  250. #define DDRDLLC_EO(i)     ((i&0xf)<<1)
  251. #define DDRDLLC_FS(i)     ((i&0x3)<<5)
  252. #define DDRDLLC_AS(i)     ((i&0x7)<<7)
  253. #define DDRDLLC_SP(i)     ((i&0x3ff)<<10)
  255. /* DDRDLLFC register */
  257. #define DDRDLLFC_MEN       (1<<0)
  258. #define DDRDLLFC_AEN       (1<<1)
  259. #define DDRDLLFC_FF        (1<<2)
  261. /* DDRDLLTA register */
  263. #define DDRDLLTA_ADDR(i)   ((i&0x3fffffff)<<2)
  265. /* DDRDLLED register */
  267. #define DDRDLLED_DBE       (1<<0)
  268. #define DDRDLLED_DTE       (1<<1)
  269. #define DDRDLLED_DTW(i)    ((i&0x3)<<2)
  271. /* DDRDLLDF register */
  273. #define DDRDLLDF_V           (1<<0)
  274. #define DDRDLLDF_DQSDTBI(i)  ((i&0x3f)<<1)
  275. #define DDRDLLDF_LSCDT(i)    ((i&0x0x1ffffff)<<7)
  279. /* DDR type */
  281. #define DDR_64Mb_2Mx8           2<<11
  282. #define DDR_128Mb_1Mx32         4<<11
  283. #define DDR_128Mb_2Mx16         5<<11
  284. #define DDR_128Mb_4Mx8          6<<11
  285. #define DDR_256Mb_2Mx32         8<<11
  286. #define DDR_256Mb_4Mx16         9<<11
  287. #define DDR_256Mb_8Mx8          10<<11
  288. #define DDR_512Mb_4Mx32         13<<11
  289. #define DDR_512Mb_8Mx16         14<<11
  290. #define DDR_512Mb_16Mx8         15<<11
  291. #define DDR_1Gb_8Mx32           17<<11
  292. #define DDR_1Gb_16Mx16          18<<11
  293. #define DDR_1Gb_32Mx8           19<<11
  295. /* DDRAM commands */
  297. #if !defined(_ASMLANGUAGE)
  299. #define DDRAM_NOP     ( DDRCUST_RAS | DDRCUST_CAS | DDRCUST_WE | DDRCUST_CKE | 
  300.                       DDRCUST_CS(3))
  301. #define DDRAM_ACTIVE  (               DDRCUST_CAS | DDRCUST_WE | DDRCUST_CKE | 
  302.                       DDRCUST_CS(3))
  303. #define DDRAM_READ    ( DDRCUST_RAS |               DDRCUST_WE | DDRCUST_CKE | 
  304.                       DDRCUST_CS(3))
  305. #define DDRAM_WRITE   ( DDRCUST_RAS                            | DDRCUST_CKE | 
  306.                       DDRCUST_CS(3))
  307. #define DDRAM_REFRESH (                             DDRCUST_WE | DDRCUST_CKE | 
  308.                       DDRCUST_CS(3))
  309. #define DDRAM_PRECHARGE (             DDRCUST_CAS              | DDRCUST_CKE | 
  310.                       DDRCUST_CS(3))
  311. #define DDRAM_LOAD    (                                          DDRCUST_CKE | 
  312.                       DDRCUST_CS(3))
  314. #endif
  318. /* PMBus arbiter  */
  319.  
  320. #define PMBUS_ARBITER_BASE 0xB8020000
  322. #if !defined(_ASMLANGUAGE)
  323. typedef struct pmbus_arbiter
  324.     {
  325.     unsigned int pmapp;           /* PMBus arbiter processor priority         */
  326.     unsigned int pmasac;          /* PMBus arbiter sneak access control       */
  327.     unsigned int pmaspare;
  328.     } PMBUS_ARBITER;
  330. #define PMBUS_ARB (*((volatile PMBUS_ARBITER *) PMBUS_ARBITER_BASE))
  331. #endif /*_ASMLANGUAGE*/
  333. /* PMAPP register */
  335. #define PMAPP_P(i)        ((i&0x3)<<0)   /* PMBus Arbiter processor prio reg  */
  337. /* PMAC register */
  339. #define PMASAC_P0         (1<<0)         /* Priority 0 Sneak Trans Enable     */
  340. #define PMASAC_P1         (1<<1)         /* Priority 1 sneak Access Enable    */
  341. #define PMASAC_P2         (1<<2)         /* Priority 2 sneak trans enable     */
  342. #define PMASAC_P3         (1<<3)         /* Priority 3 sneak trans enable     */
  343. #define PMASAC_POI        (1<<4)         /* Park on IPBus                     */
  347. /* counter timers */
  349. #define TIMER_BASE        0xB8028000
  351. #if !defined(_ASMLANGUAGE)
  353. typedef struct ct
  354.     {
  355.     unsigned int count;                         /* Count register             */
  356.     unsigned int compare;                       /* Compare register           */
  357.     unsigned int ctc;                           /* Control register           */
  358.     } CT;
  360. typedef struct timerstruct
  361.     {
  362.     CT ct0;                                     /* Counter timer 0            */
  363.     CT ct1;                                     /* Counter timer 1            */
  364.     CT ct2;                                     /* Counter timer 2            */
  365.     unsigned int rcount;                        /* Refresh timer count        */
  366.     unsigned int rcompare;                      /* Refresh timer compare      */
  367.     unsigned int rtc;                           /* Refresh timer control      */
  368.     } TIMER_STRUCT;
  370. #define TIMER (*((volatile TIMER_STRUCT *) TIMER_BASE))
  371. #endif /*_ASMLANGUAGE*/
  373. /* RTC */
  375. #define RTC_CE             (1<<0)              /* CE bit                      */
  376. #define RTC_TO             (1<<1)              /* TO bit                      */
  377. #define RTC_RQE            (1<<2)              /* RQE bit                     */
  378. #define RTC_EN             (1<<0)               /* EN bit                     */
  380. /* Counter Timer */
  382. #define CTC_EN             (1<<0)              /* EN bit                      */
  383. #define CTC_TO             (1<<1)              /* TO bit                      */
  386. /* System integrity features */
  388. #define SYSINTEG_BASE     0xB8030030
  390. #if !defined(_ASMLANGUAGE)
  391. typedef struct sysintegstruct
  392.     {
  393.     unsigned int errcs;                         /* error control and status   */
  394.     unsigned int wtcount;                       /* Watchdog timer count       */
  395.     unsigned int wtcompare;                     /* Watchdog timer compare     */
  396.     unsigned int wtc;                           /* Watchdog timer count       */
  397.     } SYSINTEG_STRUCT;
  399. #define SYSINTEG (*((volatile SYSINTEG_STRUCT *) SYSINTEG_BASE))
  400. #endif /*_ASMLANGUAGE*/
  402. /* ERRCS Register */
  404. #define ERRCS_WTO         (1<<0)                /* wto bit                    */
  405. #define ERRCS_WNE         (1<<1)                /* wne bit                    */
  406. #define ERRCS_UCW         (1<<2)                /* ucw bit                    */
  407. #define ERRCS_UCR         (1<<3)                /* ucr bit                    */
  408. #define ERRCS_UPW         (1<<4)                /* urw bit                    */
  409. #define ERRCS_URP         (1<<5)                /* urp bit                    */
  410. #define ERRCS_UDW         (1<<6)                /* udw bit                    */
  411. #define ERRCS_UDR         (1<<7)                /* udr bit                    */
  412. #define ERRCS_SAE         (1<<8)                /* sae bit                    */
  413. #define ERRCS_WRE         (1<<9)                /* wre bit                    */
  415. /* WTC Register */
  417. #define WTC_EN            (1<<0)                /* en bit                     */
  418. #define WTC_TO            (1<<1)                /* to bit                     */
  423. /* Interrupt controller */
  425. #define INTERRUPT_BASE    0xB8038000
  427. #if !defined(_ASMLANGUAGE)
  428. typedef struct intrstruct
  429.     {
  430.     unsigned int ipend;                         /* Interrupt pending reg      */
  431.     unsigned int itest;                         /* Interrupt test reg         */
  432.     unsigned int imask;                         /* Interrupt mask reg         */
  433.     } INTR;
  435. typedef struct interrupt
  436.     {
  437.     INTR i2;                                    /* Interrupt grp 2            */
  438.     INTR i3;                                    /* Interrupt grp 3            */
  439.     INTR i4;                                    /* Interrupt grp 4            */
  440.     INTR i5;                                    /* Interrupt grp 5            */
  441.     INTR i6;                                    /* Interrupt grp 6            */
  442.     unsigned int nmips;                           
  443.     unsigned int perifspare;
  444.     } INTERRUPT_STRUCT;
  447. #define INTERRUPT (*((volatile INTERRUPT_STRUCT *) INTERRUPT_BASE))
  448. #endif /*_ASMLANGUAGE*/
  450. /* IPEND bits */
  452. /* IPEND 2 Bits */
  454. #define IPEND2_COUNTER_TIMER_0             (1 << 0)    
  455. #define IPEND2_COUNTER_TIMER_1             (1 << 1)
  456. #define IPEND2_COUNTER_TIMER_2             (1 << 2)
  457. #define IPEND2_REFRESH_TIMER               (1 << 3)
  458. #define IPEND2_WATCHDOG_TIMER              (1 << 4)
  459. #define IPEND2_UNDECODED_CPU_WRITE         (1 << 5)
  460. #define IPEND2_UNDECODED_CPU_READ          (1 << 6)
  461. #define IPEND2_UNDECODED_PCI_WRITE         (1 << 7)
  462. #define IPEND2_UNDECODED_PCI_READ          (1 << 8)
  463. #define IPEND2_UNDECODED_DMA_WRITE         (1 << 9)
  464. #define IPEND2_UNDECODED_DMA_READ          (1 << 10)
  465. #define IPEND2_IPBUS_SAE                   (1 << 11)
  466. #define IPEND2_IPMON_FINAL_TRIGGER         (1 << 12)
  467. #define IPEND2_IPMON_REC_COMPLETE          (1 << 13)
  468. #define IPEND2_EVENT_MONITOR0_TRIGGER      (1 << 14)
  470. /* IPEND3 Bits */
  472. #define IPEND3_DMA_CHANNEL_0               (1 << 0)
  473. #define IPEND3_DMA_CHANNEL_1               (1 << 1)
  474. #define IPEND3_DMA_CHANNEL_2               (1 << 2)
  475. #define IPEND3_DMA_CHANNEL_3               (1 << 3)
  476. #define IPEND3_DMA_CHANNEL_4               (1 << 4)
  477. #define IPEND3_DMA_CHANNEL_5               (1 << 5)
  478. #define IPEND3_DMA_CHANNEL_6               (1 << 6)
  479. #define IPEND3_DMA_CHANNEL_7               (1 << 7)
  480. #define IPEND3_DMA_CHANNEL_8               (1 << 8)
  481. #define IPEND3_DMA_CHANNEL_9               (1 << 9)
  482. #define IPEND3_DMA_CHANNEL_10              (1 << 10)
  483. #define IPEND3_DMA_CHANNEL_11              (1 << 11)
  484. #define IPEND3_DMA_CHANNEL_12              (1 << 12)
  486. /* IPEND4 Bits */
  488. #define IPEND4_RANDOM_NUM_GEN              (1 << 0)
  489. #define IPEND4_PUBLIC_KEY_ACC              (1 << 1)
  490. #define IPEND4_SECURITY_ENGINE             (1 << 2)
  492. /* IPEND5 Bits */
  494. #define IPEND5_UART_GENERAL_0              (1 << 0)
  495. #define IPEND5_UART_TXRDY_0                (1 << 1)
  496. #define IPEND5_UART_RXRDY_0                (1 << 2)
  497. #define IPEND5_UART_GENERAL_1              (1 << 3)
  498. #define IPEND5_UART_TXRDY_1                (1 << 4)
  499. #define IPEND5_UART_RXRDY_1                (1 << 5)
  500. #define IPEND5_PCI_INTERRUPT               (1 << 6)
  501. #define IPEND5_PCI_DECOUPLED_ACCESS        (1 << 7)
  502. #define IPEND5_SPI_INTERRUPT               (1 << 8)
  503. #define IPEND5_DEVICE_DECOUPLED_OP_DONE    (1 << 9)
  504. #define IPEND5_I2C_MASTER                  (1 << 10)
  505. #define IPEND5_I2C_SLAVE                   (1 << 11)
  506. #define IPEND5_ETHERNET0_OVERFLOW          (1 << 12)
  507. #define IPEND5_ETHERNET0_UNDERFLOW         (1 << 13)
  508. #define IPEND5_ETHERNET0_PAUSE_FRAME_DONE  (1 << 14)
  509. #define IPEND5_ETHERNET1_OVERFLOW          (1 << 15)
  510. #define IPEND5_ETHERNET1_UNDERFLOW         (1 << 16)
  511. #define IPEND5_ETHERNET1_PAUSE_FRAME_DONE  (1 << 17)
  513. /* IPEND6 Bits */
  515. #define IPEND6_GPIO_0_INTERRUPT            (1 << 0)
  516. #define IPEND6_GPIO_1_INTERRUPT            (1 << 1)
  517. #define IPEND6_GPIO_2_INTERRUPT            (1 << 2)
  518. #define IPEND6_GPIO_3_INTERRUPT            (1 << 3)
  519. #define IPEND6_GPIO_4_INTERRUPT            (1 << 4)
  520. #define IPEND6_GPIO_5_INTERRUPT            (1 << 5)
  521. #define IPEND6_GPIO_6_INTERRUPT            (1 << 6)
  522. #define IPEND6_GPIO_7_INTERRUPT            (1 << 7)
  523. #define IPEND6_GPIO_8_INTERRUPT            (1 << 8)
  524. #define IPEND6_GPIO_9_INTERRUPT            (1 << 9)
  525. #define IPEND6_GPIO_10_INTERRUPT           (1 << 10)
  526. #define IPEND6_GPIO_11_INTERRUPT           (1 << 11)
  527. #define IPEND6_GPIO_12_INTERRUPT           (1 << 12)
  528. #define IPEND6_GPIO_13_INTERRUPT           (1 << 13)
  529. #define IPEND6_GPIO_14_INTERRUPT           (1 << 14)
  530. #define IPEND6_GPIO_15_INTERRUPT           (1 << 15)
  531. #define IPEND6_GPIO_16_INTERRUPT           (1 << 16)
  532. #define IPEND6_GPIO_17_INTERRUPT           (1 << 17)
  533. #define IPEND6_GPIO_18_INTERRUPT           (1 << 18)
  534. #define IPEND6_GPIO_19_INTERRUPT           (1 << 19)
  535. #define IPEND6_GPIO_20_INTERRUPT           (1 << 20)
  536. #define IPEND6_GPIO_21_INTERRUPT           (1 << 21)
  537. #define IPEND6_GPIO_22_INTERRUPT           (1 << 22)
  538. #define IPEND6_GPIO_23_INTERRUPT           (1 << 23)
  539. #define IPEND6_GPIO_24_INTERRUPT           (1 << 24)
  540. #define IPEND6_GPIO_25_INTERRUPT           (1 << 25)
  541. #define IPEND6_GPIO_26_INTERRUPT           (1 << 26)
  542. #define IPEND6_GPIO_27_INTERRUPT           (1 << 27)
  543. #define IPEND6_GPIO_28_INTERRUPT           (1 << 28)
  544. #define IPEND6_GPIO_29_INTERRUPT           (1 << 29)
  545. #define IPEND6_GPIO_30_INTERRUPT           (1 << 30)
  546. #define IPEND6_GPIO_31_INTERRUPT           (1 << 31)
  549. /* indices for interupt vectors in ISR vector table */
  552. #define COUNTER_TIMER_0             (32*0 + 0)
  553. #define COUNTER_TIMER_1             (32*0 + 1)
  554. #define COUNTER_TIMER_2             (32*0 + 2)
  555. #define REFRESH_TIMER               (32*0 + 3)
  556. #define WATCHDOG_TIMER              (32*0 + 4)
  557. #define UNDECODED_CPU_WRITE         (32*0 + 5)
  558. #define UNDECODED_CPU_READ          (32*0 + 6)
  559. #define UNDECODED_PCI_WRITE         (32*0 + 7)
  560. #define UNDECODED_PCI_READ          (32*0 + 8)
  561. #define UNDECODED_DMA_WRITE         (32*0 + 9)
  562. #define UNDECODED_DMA_READ          (32*0 + 10)
  563. #define IPBUS_SAE                   (32*0 + 11)
  564. #define IPMON_FINAL_TRIGGER         (32*0 + 12)
  565. #define IPMON_REC_COMPLETE          (32*0 + 13)
  566. #define EVENT_MONITOR0_TRIGGER      (32*0 + 14)
  568. #define DMA_CHANNEL_0               (32*1 + 0)
  569. #define DMA_CHANNEL_1               (32*1 + 1)
  570. #define DMA_CHANNEL_2               (32*1 + 2)
  571. #define DMA_CHANNEL_3               (32*1 + 3)
  572. #define DMA_CHANNEL_4               (32*1 + 4)
  573. #define DMA_CHANNEL_5               (32*1 + 5)
  574. #define DMA_CHANNEL_6               (32*1 + 6)
  575. #define DMA_CHANNEL_7               (32*1 + 7)
  576. #define DMA_CHANNEL_8               (32*1 + 8)
  577. #define DMA_CHANNEL_9               (32*1 + 9)
  578. #define DMA_CHANNEL_10              (32*1 + 10)
  579. #define DMA_CHANNEL_11              (32*1 + 11)
  580. #define DMA_CHANNEL_12              (32*1 + 12)
  582. #define RANDOM_NUM_GEN              (32*2 + 0)
  583. #define PUBLIC_KEY_ACC              (32*2 + 1)
  584. #define SECURITY_ENGINE             (32*2 + 2)
  586. #define UART_GENERAL_0              (32*3 + 0)
  587. #define UART_TXRDY_0                (32*3 + 1)
  588. #define UART_RXRDY_0                (32*3 + 2)
  589. #define UART_GENERAL_1              (32*3 + 3)
  590. #define UART_TXRDY_1                (32*3 + 4)
  591. #define UART_RXRDY_1                (32*3 + 5)
  592. #define PCI_INTERRUPT               (32*3 + 6)
  593. #define PCI_DECOUPLED_ACCESS        (32*3 + 7)
  594. #define SPI_INTERRUPT               (32*3 + 8)
  595. #define DEVICE_DECOUPLED_OP_DONE    (32*3 + 9)
  596. #define I2C_MASTER                  (32*3 + 10)
  597. #define I2C_SLAVE                   (32*3 + 11)
  598. #define ETHERNET0_OVERFLOW          (32*3 + 12)
  599. #define ETHERNET0_UNDERFLOW         (32*3 + 13)
  600. #define ETHERNET0_PAUSE_FRAME_DONE  (32*3 + 14)
  601. #define ETHERNET1_OVERFLOW          (32*3 + 15)
  602. #define ETHERNET1_UNDERFLOW         (32*3 + 16)
  603. #define ETHERNET1_PAUSE_FRAME_DONE  (32*3 + 17)
  605. #define GPIO_0_INTERRUPT            (32*4 + 0)
  606. #define GPIO_1_INTERRUPT            (32*4 + 1)
  607. #define GPIO_2_INTERRUPT            (32*4 + 2)
  608. #define GPIO_3_INTERRUPT            (32*4 + 3)
  609. #define GPIO_4_INTERRUPT            (32*4 + 4)
  610. #define GPIO_5_INTERRUPT            (32*4 + 5)
  611. #define GPIO_6_INTERRUPT            (32*4 + 6)
  612. #define GPIO_7_INTERRUPT            (32*4 + 7)
  613. #define GPIO_8_INTERRUPT            (32*4 + 8)
  614. #define GPIO_9_INTERRUPT            (32*4 + 9)
  615. #define GPIO_10_INTERRUPT           (32*4 + 10)
  616. #define GPIO_11_INTERRUPT           (32*4 + 11)
  617. #define GPIO_12_INTERRUPT           (32*4 + 12)
  618. #define GPIO_13_INTERRUPT           (32*4 + 13)
  619. #define GPIO_14_INTERRUPT           (32*4 + 14)
  620. #define GPIO_15_INTERRUPT           (32*4 + 15)
  621. #define GPIO_16_INTERRUPT           (32*4 + 16)
  622. #define GPIO_17_INTERRUPT           (32*4 + 17)
  623. #define GPIO_18_INTERRUPT           (32*4 + 18)
  624. #define GPIO_19_INTERRUPT           (32*4 + 19)
  625. #define GPIO_20_INTERRUPT           (32*4 + 20)
  626. #define GPIO_21_INTERRUPT           (32*4 + 21)
  627. #define GPIO_22_INTERRUPT           (32*4 + 22)
  628. #define GPIO_23_INTERRUPT           (32*4 + 23)
  629. #define GPIO_24_INTERRUPT           (32*4 + 24)
  630. #define GPIO_25_INTERRUPT           (32*4 + 25)
  631. #define GPIO_26_INTERRUPT           (32*4 + 26)
  632. #define GPIO_27_INTERRUPT           (32*4 + 27)
  633. #define GPIO_28_INTERRUPT           (32*4 + 28)
  634. #define GPIO_29_INTERRUPT           (32*4 + 29)
  635. #define GPIO_30_INTERRUPT           (32*4 + 30)
  636. #define GPIO_31_INTERRUPT           (32*4 + 31)
  638. #define interrupt_bit(x)            (1<<(x&0x1f))
  642. /* DMA controller */
  643.  
  644. #define DMA_BASE          0xB8040000    /*DMA BASE REGISER */
  645. #define DMA0C             0xB8040000    /*DMA 0 Control */
  646. #define DMA0S             0xB8040004    /*DMA 0 status */
  647. #define DMA0SM            0xB8040008    /*DMA 0 Status Mask */
  648. #define DMA0DPTR          0xB804000C    /*DMA 0 Descriptor Pointer */
  649. #define DMA0NDPTR         0xB8040010    /*DMA 0 next Descriptor Pointer*/
  650. #define DMA1C             0xB8040014    /*DMA 1 Control */
  651. #define DMA1S             0xB8040018    /*DMA 1 Status */
  652. #define DMA1SM            0xB804001C    /*DMA 1 Status Mask */
  653. #define DMA1DPTR          0xB8040020    /*DMA 1 Descriptor Pointer */
  654. #define DMA1NDPTR         0xB8040024    /*DMA 1 Next Descriptor Pointer */
  655. #define DMA2C             0xB8040028    /*DMA 2 Control */
  656. #define DMA2S             0xB804002C    /*DMA 2 Status */
  657. #define DMA2SM            0xB8040030    /*DMA 2 Status Mask */
  658. #define DMA2DPTR          0xB8040034    /*DMA 2 Descriptor Pointer */
  659. #define DMA2NDPTR         0xB8040038    /*DMA 2 Next Descriptor Pointer */
  660. #define DMA3C             0xB804003C    /*DMA 3 Control */
  661. #define DMA3S             0xB8040040    /*DMA 3 Status */
  662. #define DMA3SM            0xB8040044    /*DMA 3 Status Mask */
  663. #define DMA3DPTR          0xB8040048    /*DMA 3 Descriptor Pointer */
  664. #define DMA3NDPTR         0xB804004C    /*DMA 3 Next Descriptor Pointer */
  665. #define DMA4C             0xB8040050    /*DMA 4 Control */
  666. #define DMA4S             0xB8040054    /*DMA 4 Status */
  667. #define DMA4SM            0xB8040058    /*DMA 4 Status Mask */
  668. #define DMA4DPTR          0xB804005C    /*DMA 4 Descriptor Pointer */
  669. #define DMA4NDPTR         0xB8040060    /*DMA 4 Next Descriptor Pointer */
  670. #define DMA5C             0xB8040064    /*DMA 5 Control */
  671. #define DMA5S             0xB8040068    /*DMA 5 Status */
  672. #define DMA5SM            0xB804006C    /*DMA 5 Status Mask */
  673. #define DMA5DPTR          0xB8040070    /*DMA 5 Descriptor Pointer */
  674. #define DMA5NDPTR         0xB8040074    /*DMA 5 Next Descriptor Pointer */
  675. #define DMA6C             0xB8040078    /*DMA 6 Control */
  676. #define DMA6S             0xB804007C    /*DMA 6 Status */
  677. #define DMA6SM            0xB8040080    /*DMA 6 Status Mask */
  678. #define DMA6DPTR          0xB8040084    /*DMA 6 Descriptor Pointer */
  679. #define DMA6NDPTR         0xB8040088    /*DMA 6 Next Descriptor Pointer */
  680. #define DMA7C             0xB804008C    /*DMA 7 Control */
  681. #define DMA7S             0xB8040090    /*DMA 7 Status */
  682. #define DMA7SM            0xB8040094    /*DMA 7 Status Mask */
  683. #define DMA7DPTR          0xB8040098    /*DMA 7 Descriptor Pointer */
  684. #define DMA7NDPTR         0xB804009C    /*DMA 7 Next Descriptor Pointer */
  685. #define DMA8C             0xB80400A0    /*DMA 8 Control */
  686. #define DMA8S             0xB80400A4    /*DMA 8 Status */
  687. #define DMA8SM            0xB80400A8    /*DMA 8 Status Mask */
  688. #define DMA8DPTR          0xB80400AC    /*DMA 8 Descriptor Pointer */
  689. #define DMA8NDPTR         0xB80400B0    /*DMA 8 Next Descriptor Pointer */
  690. #define DMA9C             0xB80400B4    /*DMA 9 Control */
  691. #define DMA9S             0xB80400B8    /*DMA 9 Status */
  692. #define DMA9SM            0xB80400BC    /*DMA 9 Status Mask */
  693. #define DMA9DPTR          0xB80400C0    /*DMA 9 Descriptor Pointer */
  694. #define DMA9NDPTR         0xB80400C4    /*DMA 9 Next Descriptor Pointer */
  695. #define DMA10C            0xB80400C8    /*DMA 10 Control */
  696. #define DMA10S            0xB80400CC    /*DMA 10 Status */
  697. #define DMA10SM           0xB80400D0    /*DMA 10 Status Mask */
  698. #define DMA10DPTR         0xB80400D4    /*DMA 10 Descriptor Pointer */
  699. #define DMA10NDPTR        0xB80400D8    /*DMA 10 Next Descriptor Pointer */
  700. #define DMA11C            0xB80400DC    /*DMA 11 Control */
  701. #define DMA11S            0xB80400E0    /*DMA 11 Status */
  702. #define DMA11SM           0xB80400E4    /*DMA 11 Status Mask */
  703. #define DMA11DPTR         0xB80400E8    /*DMA 11 Descriptor Pointer */
  704. #define DMA11NDPTR        0xB80400EC    /*DMA 11 Next Descriptor Pointer */
  705. #define DMA12C            0xB80400F0    /*DMA 12 Control */
  706. #define DMA12S            0xB80400F4    /*DMA 12 Status */
  707. #define DMA12SM           0xB80400F8    /*DMA 12 Status Mask */
  708. #define DMA12DPTR         0xB80400FC    /*DMA 12 Descriptor Pointer */
  709. #define DMA12NDPTR        0xB8040100    /*DMA 12 Next Descriptor Pointer */
  710.  
  712. #if !defined(_ASMLANGUAGE)
  713. typedef struct dmachan
  714.     {
  715.     unsigned int dmac;                          /* DMA Control                */
  716.     unsigned int dmas;                          /* DMA Status                 */
  717.     unsigned int dmasm;                         /* DMA Status mask            */
  718.     unsigned int dmadptr;                       /* DMA Descriptor ptr         */
  719.     unsigned int dmandptr;                      /* DMA Next Descriptor ptr    */
  720.     } DMA_CHAN;
  722. typedef struct dmastruct
  723.     {
  724.     DMA_CHAN ch0;                               /* DMA Channel 0              */
  725.     DMA_CHAN ch1;                               /* DMA Channel 1              */
  726.     DMA_CHAN ch2;                               /* DMA Channel 2              */
  727.     DMA_CHAN ch3;                               /* DMA Channel 3              */
  728.     DMA_CHAN ch4;                               /* DMA Channel 4              */
  729.     DMA_CHAN ch5;                               /* DMA Channel 5              */
  730.     DMA_CHAN ch6;                               /* DMA Channel 6              */
  731.     DMA_CHAN ch7;                               /* DMA Channel 7              */
  732.     DMA_CHAN ch8;                               /* DMA Channel 8              */
  733.     DMA_CHAN ch9;                               /* DMA Channel 9              */
  734.     DMA_CHAN ch10;                              /* DMA Channel 10             */
  735.     DMA_CHAN ch11;                              /* DMA Channel 11             */
  736.     DMA_CHAN ch12;                              /* DMA Channel 12             */
  737.     unsigned int dmaspare;
  738.     } DMA_STRUCT;
  740. #define DMA (*((volatile DMA *) DMA_BASE))
  741. #endif /*_ASMLANGUAGE*/
  742. /* macro to convert from virtual to physical address   */
  744. #define PHYS_ADDR(x)      (x & 0x1fffffff) 
  746. /* DMA descriptor */
  748. #define DMA_FINISHED      (1<<31)               /* F bit                      */
  749. #define DMA_DONE          (1<<30)               /* D bit                      */
  750. #define DMA_TERMINATED    (1<<29)               /* T bit                      */
  751. #define DMA_IOD           (1<<28)               /* IOD bit                    */
  752. #define DMA_IOF           (1<<27)               /* IOF bit                    */
  753. #define DMA_COD           (1<<26)               /* COD bit                    */
  754. #define DMA_COF           (1<<25)               /* COF bit                    */
  755. #define DMA_DEVCMD(i)     ((i&0x7)<<22)         /* DEVCMD field               */
  756. #define DMA_DS(i)         ((i&0x3)<<20)         /* DS field                   */
  757. #define DMA_COUNT(i)      (i&0x3ffff)           /* COUNT field                */
  759. /* DMA Memory to Memory DMA_DEVCMD Transfer Sizes */
  761. #define DMA_TS_BYTE        (0<<0)
  762. #define DMA_TS_HALFWORD    (1<<0)
  763. #define DMA_TS_1_WORD      (2<<0)
  764. #define DMA_TS_2_WORDS     (3<<0)
  765. #define DMA_TS_4_WORDS     (4<<0)
  766. #define DMA_TS_6_WORDS     (5<<0)
  767. #define DMA_TS_8_WORDS     (6<<0)
  768. #define DMA_TS_16_WORDS    (7<<0)
  770. #if !defined(_ASMLANGUAGE)
  771. typedef volatile struct dma_descriptor
  772.     {
  773.     unsigned int control;                       /* DMA Descriptor control     */
  774.     unsigned int ca;                            /* DMA Current address        */
  775.     unsigned int devcs;                         /* DMA DEVCS                  */
  776.     volatile struct dma_descriptor *link;
  777.     } DMA_DESCRIPTOR;
  779. #endif
  781. /* DMAXC register */
  783. #define DMAXC_RUN         (1<<0)                /* RUN bit                    */
  784. #define DMAXC_DM          (1<<1)                /* DM bit                     */
  785. #define DMAXC_MODE(i)     ((i&0x3)<<2)          /* MODE field                 */
  786. #define DMAXC_ABORT       (1<<4)                /* ABORT bit                  */
  788. /* DMA modes  */
  790. #define DMA_AUTO_REQUEST     0                
  791. #define DMA_BURST_REQUEST    1
  792. #define DMA_TRANSFER_REQUEST 2
  794. /* DMAXS register */
  796. #define DMAXS_F           (1<<0)                /* F bit                      */
  797. #define DMAXS_D           (1<<1)                /* D bit                      */
  798. #define DMAXS_C           (1<<2)                /* C bit                      */
  799. #define DMAXS_E           (1<<3)                /* E bit                      */
  800. #define DMAXS_H           (1<<4)                /* H bit                      */
  804. /* IPBus Arbiter */
  805.  
  806. #define IPARB_BASE         0xB8044000
  808. #if !defined(_ASMLANGUAGE)
  809. typedef struct iparbstruct
  810.     {
  811.     unsigned int ipap0c;                        /* IPBus arb prio 0       conf*/
  812.     unsigned int ipap1c;                        /* IPBus arb prio 1       conf*/
  813.     unsigned int ipap2c;                        /* IPBus arb prio 2       conf*/
  814.     unsigned int ipap3c;                        /* IPBus arb prio 3       conf*/
  815.     unsigned int ipabm0c;                       /* IPBus arb bus master0  conf*/
  816.     unsigned int ipabm1c;                       /* IPBus arb bus master1  conf*/
  817.     unsigned int ipabm2c;                       /* IPBus arb bus master2  conf*/
  818.     unsigned int ipabm3c;                       /* IPBus arb bus master3  conf*/
  819.     unsigned int ipabm4c;                       /* IPBus arb bus master4  conf*/
  820.     unsigned int ipabm5c;                       /* IPBus arb bus master5  conf*/
  821.     unsigned int ipabm6c;                       /* IPBus arb bus master6  conf*/
  822.     unsigned int ipabm7c;                       /* IPBus arb bus master7  conf*/
  823.     unsigned int ipabm8c;                       /* IPBus arb bus master8  conf*/
  824.     unsigned int ipabm9c;                       /* IPBus arb bus master9  conf*/
  825.     unsigned int ipabm10c;                      /* IPBus arb bus master10 conf*/
  826.     unsigned int ipabm11c;                      /* IPBus arb bus master11 conf*/
  827.     unsigned int ipabm12c;                      /* IPBus arb bus master12 conf*/
  828.     unsigned int ipabm13c;                      /* IPBus arb bus master13 conf*/
  829.     unsigned int ipabm14c;                      /* IPBus arb bus master14 conf*/
  830.     unsigned int ipabm15c;                      /* IPBus arb bus master15 conf*/
  831.     unsigned int ipabm16c;                      /* IPBus arb bus master16 conf*/
  832.     unsigned int ipac;                          /* IPBus arb control          */
  833.     unsigned int ipaitcc;                       /* IPBus arb idle tran cycle  */
  834.     unsigned int ipaspare;
  835.     } IPARB_STRUCT;
  837. #define IPARB (*((volatile IPARB_STRUCT *) IPARB_BASE))
  838. #endif /*_ASMLANGUAGE*/
  840. /* IPBus arbiter control register */
  842. #define IPAC_DP           (1<<0)
  843. #define IPAC_EP           (1<<1)
  844. #define IPAC_DRM          (1<<2)
  845. #define IPAC_DWM          (1<<3)
  846. #define IPAC_MSK          (1<<4)
  848. /* IPBus aribiter priority configuration registers */
  850. #define IPAPXC_PTC(i)     ((i&0x3fff)<<0)
  851. #define IPAPXC_MF         (1<<14)
  852. #define IPAPXC_CPTC(i)    ((i&0x3fff)<<16)
  854. /* IPBus arbiter bus master configuration registers */
  856. #define IPABMXC_MTC(i)    ((i&0xfff)<<0)
  857. #define IPABMXC_P(i)      ((i&0x3)<<12)
  858. #define IPABMXC_MSK       (1<<14)
  859. #define IPABMXC_CMTC(i)   ((i&0xfff)<<16)
  863. /* GPIO */
  865. #define GPIO_BASE         0xB8048000
  867. #if !defined(_ASMLANGUAGE)
  868. typedef struct gpiostruct
  869.     {
  870.     unsigned int gpiofunc;                      /* GPIO Function register     */
  871.     unsigned int gpiocfg;                       /* GPIO Config register       */
  872.     unsigned int gpiod;                         /* GPIO data register         */
  873.     unsigned int gpioilevel;                    /* GPIO Interrupt level       */
  874.     unsigned int gpioistat;                     /* GPIO Interrupt status reg  */
  875.     unsigned int gpionmien;                     /* GPIO NMI Enable            */
  876.     } GPIO_STRUCT;
  879. #define GPIO (*((volatile GPIO_STRUCT *) GPIO_BASE))
  880. #endif /*_ASMLANGUAGE*/
  882. /* GPIO ALTERNATE FUNCTION  */
  884. #define GPIO_U0SOUT           (1<<0)
  885. #define GPIO_U0SINP           (1<<1)
  886. #define GPIO_U0RIN            (1<<2)
  887. #define GPIO_U0DCDN           (1<<3)
  888. #define GPIO_U0DTRN           (1<<4)
  889. #define GPIO_U0DSRN           (1<<5)
  890. #define GPIO_U0RTSN           (1<<6)
  891. #define GPIO_U0CTSN           (1<<7)
  892. #define GPIO_U1SOUT           (1<<8)
  893. #define GPIO_U1SINP           (1<<9)
  894. #define GPIO_U1DTRN           (1<<10)
  895. #define GPIO_U1DSRN           (1<<11)
  896. #define GPIO_U1RTSN           (1<<12)
  897. #define GPIO_U1CTSN           (1<<13)
  898. #define GPIO_DMAREQN0         (1<<14)
  899. #define GPIO_DMAREQN1         (1<<15)
  900. #define GPIO_DMADONEN0        (1<<16)
  901. #define GPIO_DMADONEN1        (1<<17)
  902. #define GPIO_DMAFINN0         (1<<18)
  903. #define GPIO_DMAFINN1         (1<<19)
  904. #define GPIO_MADDR22          (1<<20)
  905. #define GPIO_MADDR23          (1<<21)
  906. #define GPIO_MADDR24          (1<<22)
  907. #define GPIO_MADDR25          (1<<23)
  908. #define GPIO_PCIREQ4          (1<<24)
  909. #define GPIO_AFSPARE1         (1<<25)
  910. #define GPIO_PCIGNT4          (1<<26)
  911. #define GPIO_PCIREQ5          (1<<27)
  912. #define GPIO_PCIGNT5          (1<<28)
  913. #define GPIO_IPBM_TRIG_IN     (1<<29)
  914. #define GPIO_PCIMUINTN        (1<<30)
  915. #define GPIO_RNGCLK           (1<<31)
  921. /* UART */
  923. #define UART_BASE         0xB8050000
  924. #if !defined(_ASMLANGUAGE)
  925. typedef struct uartstruct
  926.     {
  927.     unsigned int uart0rb_th_dll;
  928.     unsigned int uart0ie_dlh;
  929.     unsigned int uart0ii_fc;
  930.     unsigned int uart0lc;
  931.     unsigned int uart0mc;
  932.     unsigned int uart0ls;
  933.     unsigned int uart0ms;
  934.     unsigned int uart0s;
  935.     unsigned int uart1rb_th_dll;
  936.     unsigned int uart1ie_dlh;
  937.     unsigned int uart1ii_fc;
  938.     unsigned int uart1lc;
  939.     unsigned int uart1mc;
  940.     unsigned int uart1ls;
  941.     unsigned int uart1ms;
  942.     unsigned int uart1s;
  943.     unsigned int uart0rr;
  944.     unsigned int uart1rr;
  945.     } UART_STRUCT;
  947. #define UART (*((volatile UART_STRUCT *) UART_BASE))
  948. #endif /*_ASMLANGUAGE*/
  950. /* UART Interrupt Enable */
  952. #define UARTIE_RDA        (1<<0)                /* rda bit                    */
  953. #define UARTIE_THE        (1<<1)                /* the bit                    */
  954. #define UARTIE_RLS        (1<<2)                /* rls bit                    */
  955. #define UARTIE_EMS        (1<<3)                /* ems bit                    */
  957. /* UART Interrupt Identification */
  959. #define UARTII_PI         (1<<0)                /* pi bit                     */
  960. #define UARTII_IID(i)     ((i&0x7)<<1)          /* iid field                  */
  961. #define UARTII_FIFOEN(i)  ((i&0x3)<<6)          /* fifoen field               */  
  963. /* UART Fifo Control */
  965. #define UARTFC_EN         (1<<0)                /* en bit                     */
  966. #define UARTFC_RR         (1<<1)                /* rr bit                     */
  967. #define UARTFC_TR         (1<<2)                /* tr bit                     */
  968. #define UARTFC_DMS        (1<<3)                /* dms bit                    */
  969. #define UARTFC_RT(i)      ((i&0x3)<<6)          /* rt field                   */  
  971. /* UART Line Control */
  973. #define UARTLC_WLS(i)     ((i&0x3)<<0)          /* wls field                  */
  974. #define UARTLC_STB        (1<<2)                /* stb bit                    */
  975. #define UARTLC_PEN        (1<<3)                /* pen bit                    */
  976. #define UARTLC_EPS        (1<<4)                /* eps bit                    */
  977. #define UARTLC_SP         (1<<5)                /* sp bit                     */
  978. #define UARTLC_SB         (1<<6)                /* sb bit                     */
  979. #define UARTLC_DLAB       (1<<7)                /* dlab bit                   */
  981. /* UART Modem control */
  983. #define UARTMC_DTR        (1<<0)                /* dtr bit                    */
  984. #define UARTMC_RTS        (1<<1)                /* rts bit                    */
  985. #define UARTMC_O1         (1<<2)                /* o1 bit                     */
  986. #define UARTMC_O2         (1<<3)                /* o2 bit                     */
  987. #define UARTMC_LP         (1<<4)                /* lp bit                     */
  989. /* UART Line Status */
  991. #define UARTLS_DR         (1<<0)                /* dr bit                     */
  992. #define UARTLS_OE         (1<<1)                /* oe bit                     */
  993. #define UARTLS_PE         (1<<2)                /* pe bit                     */
  994. #define UARTLS_FE         (1<<3)                /* fe bit                     */
  995. #define UARTLS_BI         (1<<4)                /* bi bit                     */
  996. #define UARTLS_THR        (1<<5)                /* thr bit                    */
  997. #define UARTLS_TE         (1<<6)                /* te bit                     */
  998. #define UARTLS_RFE        (1<<7)                /* rfe bit                    */
  999.  
  1000. /* UART modem status */
  1002. #define UARTMS_DCTS       (1<<0)                /* dcts bit                   */
  1003. #define UARTMS_DDSR       (1<<1)                /* ddsr bit                   */
  1004. #define UARTMS_TERI       (1<<2)                /* teri bit                   */
  1005. #define UARTMS_DDCD       (1<<3)                /* ddcd bit                   */
  1006. #define UARTMS_CTS        (1<<4)                /* cts bit                    */
  1007. #define UARTMS_DSR        (1<<5)                /* dsr bit                    */
  1008. #define UARTMS_RI         (1<<6)                /* ri bit                     */
  1009. #define UARTMS_DCD        (1<<7)                /* dcd bit                    */
  1012. /* Ethernet interfaces */
  1014. #define ETHERNET0_BASE    0xB8058000
  1015. #if !defined(_ASMLANGUAGE)
  1016. typedef struct ethernet0struct
  1017.     {
  1018.     unsigned int eth0intfc;                     /* Ether 0 interface ctrl     */
  1019.     unsigned int eth0fifott;                    /* Ether 0 FIFO TX Threshold  */
  1020.     unsigned int eth0arc;                       /* Ether 0 addr recog ctrl    */
  1021.     unsigned int eth0hash0;                     /* Ether 0 hash table 0       */
  1022.     unsigned int eth0hash1;                     /* Ether 0 hash table 1       */
  1023.     unsigned int _u0[4];;   
  1024.     unsigned int eth0pfs;                       /* Ether 0 pause frame stat   */
  1025.     unsigned int ethmcp;                        /* Ether manage clk pre scalar*/
  1026.     unsigned int _u1[10];
  1027.     unsigned int eth0spare;
  1028.     unsigned int _u2[42]; 
  1029.     unsigned int eth0sal0;                      /* Ether 0 station addr 0 low */
  1030.     unsigned int eth0sah0;                      /* Ether 0 station addr 0 high*/
  1031.     unsigned int eth0sal1;                      /* Ether 0 station addr 1 low */
  1032.     unsigned int eth0sah1;                      /* Ether 0 station addr 1 high*/
  1033.     unsigned int eth0sal2;                      /* Ether 0 station addr 2 low */
  1034.     unsigned int eth0sah2;                      /* Ether 0 station addr 2 high*/
  1035.     unsigned int eth0sal3;                      /* Ether 0 station addr 3 low */
  1036.     unsigned int eth0sah3;                      /* Ether 0 station addr 3 high*/
  1037.     unsigned int eth0rbc;                       /* Ether 0 RX      byte count */
  1038.     unsigned int eth0rpc;                       /* Ether 0 RX      packet cnt */
  1039.     unsigned int eth0rupc;                      /* Ether 0 RX packet undersize*/
  1040.     unsigned int eth0rfc;                       /* Ether 0 RX Fragment count  */
  1041.     unsigned int eth0tbc;                       /* Ether 0 TX Byte count      */
  1042.     unsigned int eth0gpf;                       /* Ether 0 gen pause frame    */
  1043.     unsigned int _u9[50];
  1044.     unsigned int eth0mac1;                      /* Ether 0 MAC Config 1       */
  1045.     unsigned int eth0mac2;                      /* Ether 0 MAC Config 2       */
  1046.     unsigned int eth0ipgt;                      /* Ether 0 btob inter pack gap*/
  1047.     unsigned int eth0ipgr;                      /* Ether 0 non btob "" "" ""  */
  1048.     unsigned int eth0clrt;                      /* Ether 0 collison win retry */
  1049.     unsigned int eth0maxf;                      /* Ether 0 max frame length   */
  1050.     unsigned int _u10;  
  1051.     unsigned int eth0mtest;                     /* Ether 0 MAC Test           */
  1052.     unsigned int miimcfg;                       /* MII Management config      */
  1053.     unsigned int miimcmd;                       /* MII Management command     */
  1054.     unsigned int miimaddr;                      /* MII Management address     */
  1055.     unsigned int miimwtd;                       /* MII Management write data  */
  1056.     unsigned int miimrdd;                       /* MII Management read data   */
  1057.     unsigned int miimind;                       /* MII management indicators  */
  1058.     unsigned int _u11;
  1059.     unsigned int _u12;
  1060.     unsigned int eth0cfsa0;                     /* Ether 0 ctrl frm st addr 0 */
  1061.     unsigned int eth0cfsa1;                     /* Ether 0 ctrl frm st addr 1 */
  1062.     unsigned int eth0cfsa2;                     /* Ether 0 ctrl frm st addr 2 */
  1063.     } ETHERNET0;
  1065. #define ETH0 (*((volatile ETHERNET0 *) ETHERNET0_BASE))
  1066. #endif /*_ASMLANGUAGE*/
  1068. /* Ethernet interface control   */
  1070. #define ETHERINTFC_EN            (1<<0)
  1071. #define ETHERINTFC_ITS           (1<<1)
  1072. #define ETHERINTFC_RES           (1<<2)
  1073. #define ETHERINTFC_RIP           (1<<2)
  1074. #define ETHERINTFC_JAM           (1<<3)
  1075. #define ETHERINTFC_OVR           (1<<4)
  1076. #define ETHERINTFC_UND           (1<<5)
  1078. /* Ethernet FIFO transmit threshold    */
  1080. #define ETHERFIFOTT_TTH(i)       ((i&0x7f)<<0)
  1082. /* Ethernet address recognition control    */
  1084. #define ETHERARC_PRO             (1<<0)
  1085. #define ETHERARC_AM              (1<<1)
  1086. #define ETHERARC_AFM             (1<<2)
  1087. #define ETHERARC_AB              (1<<3)
  1089. /* Ethernet hash table    */
  1091. #define ETHERHASH0(i)            ((i&0xffff)<<0)
  1092. #define ETHERHASH1(i)            ((i&0xffff)<<0)
  1094. /* Ethernet station address     */
  1096. #define ETHERSAL0(i)             ((i&0xffff)<<0)
  1097. #define ETHERSAL1(i)             ((i&0xffff)<<0)
  1098. #define ETHERSAL2(i)             ((i&0xffff)<<0)
  1099. #define ETHERSAL3(i)             ((i&0xffff)<<0)
  1100. #define ETHERSAH0(i)             ((i&0xff)<<0)
  1101. #define ETHERSAH1(i)             ((i&0xff)<<0)
  1102. #define ETHERSAH2(i)             ((i&0xff)<<0)
  1103. #define ETHERSAH3(i)             ((i&0xff)<<0)
  1105. /* Statistics registers  */
  1107. #define ETHERRBC(i)              ((i&0xffff)<<0)
  1108. #define ETHERRPC(i)              ((i&0xffff)<<0)
  1109. #define ETHERRUPC(i)             ((i&0xffff)<<0)
  1110. #define ETHERRFC(i)              ((i&0xffff)<<0)
  1111. #define ETHERTBC(i)              ((i&0xffff)<<0)
  1113. /* Ethernet generate pause frame   */
  1115. #define ETHERGPF_PTV(i)          ((i&0xffff)<<0)
  1117.   
  1118. /*Ethernet  MAC1 config register */
  1120. #define ETHERMAC1_RE             (1<<0)
  1121. #define ETHERMAC1_PAF            (1<<1)
  1122. #define ETHERMAC1_RFC            (1<<2)
  1123. #define ETHERMAC1_TFC            (1<<3)
  1124. #define ETHERMAC1_LB             (1<<4)
  1125. #define ETHERMAC1_MR             (1<<15)
  1127. /*Ethernet MAC2  config register*/
  1129. #define ETHERMAC2_FD             (1<<0)
  1130. #define ETHERMAC2_FLC            (1<<1)
  1131. #define ETHERMAC2_HFE            (1<<2)
  1132. #define ETHERMAC2_DC             (1<<3)
  1133. #define ETHERMAC2_CEN            (1<<4)
  1134. #define ETHERMAC2_PE             (1<<5)
  1135. #define ETHERMAC2_VPE            (1<<6)
  1136. #define ETHERMAC2_APE            (1<<7)
  1137. #define ETHERMAC2_PPE            (1<<8)
  1138. #define ETHERMAC2_LPE            (1<<9)
  1139. #define ETHERMAC2_NB             (1<<12)
  1140. #define ETHERMAC2_BP             (1<<13)
  1141. #define ETHERMAC2_ED             (1<<14)
  1143. /*Ethernet pause frame status */
  1145. #define ETHPFS_PFD               (1<<0)
  1147. /*Ethernet back to back interpacket gap */
  1149. #define ETHERIPGT(i)             ((i&0x7f)<<0)
  1151. /*Ethernet non back to back interpacket gap */
  1153. #define ETHERIPGR_IPGR1(i)       ((i&0x7f)<<0)
  1154. #define ETHERIPGR_IPGR2(i)       ((i&0x7f)<<8)
  1156. /*Ethernet 0 collision window retry */
  1158. #define ETHERCLRT_MAXRET(i)      ((i&0xf)<<0)
  1159. #define ETHERCLRT_COLWIN(i)      ((i&0x3f)<<8)
  1161. /*Ethernet maximum frame lenght  */
  1163. #define ETHERMAXF(i)             ((i&0xffff)<<0)
  1165. /*Ethernet MAC Test  */
  1167. #define ETHERMTEST_TB            (1<<2)
  1169. /* Ethernet management clock prescalar  */
  1171. #define ETHERMCP_DIV(i)          ((i&0xff)<<0)
  1173. /*MII management configuration */
  1175. #define MIIMCFG_RSV(i)           ((i&0x3)<<2)
  1176. #define MIIMCFG_R                (1<<15)
  1178. /*MII management command */
  1180. #define MIIMCMD_RD               (1<<0)
  1181. #define MIIMCMD_SCN              (1<<1)
  1183. /*MII management address */
  1185. #define MIIMADDR_REGADDR(i)      ((i&0x1f)<<0)
  1186. #define MIIMADDR_PHYADDR(i)      ((i&0x1f)<<8)
  1188. /*MII management indicators */
  1190. #define MIIMIND_BSY              (1<<0)
  1191. #define MIIMIND_SCN              (1<<1)
  1192. #define MIIMIND_NV               (1<<2)
  1195. /*DMA DEVCS IN */
  1197. #define ETHERDMA_IN_LENGTH(i)    ((i&0xffff)<<16)
  1198. #define ETHERDMA_IN_CES          (1<<14)
  1199. #define ETHERDMA_IN_LOR          (1<<13)
  1200. #define ETHERDMA_IN_LE           (1<<12)
  1201. #define ETHERDMA_IN_DB           (1<<11)
  1202. #define ETHERDMA_IN_CV           (1<<10)
  1203. #define ETHERDMA_IN_CRC          (1<<9)
  1204. #define ETHERDMA_IN_OVR          (1<<8)
  1205. #define ETHERDMA_IN_CF           (1<<7)
  1206. #define ETHERDMA_IN_VLT          (1<<6)
  1207. #define ETHERDMA_IN_BP           (1<<5)
  1208. #define ETHERDMA_IN_MP           (1<<4)
  1209. #define ETHERDMA_IN_FM           (1<<3)
  1210. #define ETHERDMA_IN_ROK          (1<<2)
  1211. #define ETHERDMA_IN_LD           (1<<1)
  1212. #define ETHERDMA_IN_FD           (1<<0)
  1214. /*DMA DEVCS OUT  */
  1216. #define ETHERDMA_OUT_CC(i)       ((i&0xf)<<17)
  1217. #define ETHERDMA_OUT_LE          (1<<16)
  1218. #define ETHERDMA_OUT_CRC         (1<<15)
  1219. #define ETHERDMA_OUT_TD          (1<<14)
  1220. #define ETHERDMA_OUT_LC          (1<<13)
  1221. #define ETHERDMA_OUT_EC          (1<<12)
  1222. #define ETHERDMA_OUT_ED          (1<<11)
  1223. #define ETHERDMA_OUT_OF          (1<<10)
  1224. #define ETHERDMA_OUT_UND         (1<<9)
  1225. #define ETHERDMA_OUT_BP          (1<<8)
  1226. #define ETHERDMA_OUT_MP          (1<<7)
  1227. #define ETHERDMA_OUT_TOK         (1<<6)
  1228. #define ETHERDMA_OUT_HEN         (1<<5)
  1229. #define ETHERDMA_OUT_CEN         (1<<4)
  1230. #define ETHERDMA_OUT_PEN         (1<<3)
  1231. #define ETHERDMA_OUT_OEN         (1<<2)
  1232. #define ETHERDMA_OUT_LD          (1<<1)
  1233. #define ETHERDMA_OUT_FD          (1<<0)
  1237. #define ETHERNET1_BASE    0xB8060000
  1239. #if !defined(_ASMLANGUAGE)
  1240. typedef struct  ethernet1
  1241.     {
  1242.     unsigned int eth1intfc;                     /* Ether 1 interface ctrl     */
  1243.     unsigned int eth1fifott;                    /* Ether 1 FIFO TX Threshold  */
  1244.     unsigned int eth1arc;                       /* Ether 1 addr recog logic   */
  1245.     unsigned int eth1hash0;                     /* Ether 1 hash table 0       */
  1246.     unsigned int eth1hash1;                     /* Ether 1 hash table 1       */
  1247.     unsigned int _u0[4];;   
  1248.     unsigned int eth1pfs;                       /* Ether 1 pause frame status */
  1249.     unsigned int ethmcp;                        /* Reserved                   */
  1250.     unsigned int _u1[10];
  1251.     unsigned int eth1spare;                     /* Reserved                   */
  1252.     unsigned int _u2[42]; 
  1253.     unsigned int eth1sal0;                      /* Ether 1 station addr 0 low */
  1254.     unsigned int eth1sah0;                      /* Ether 1 station addr 0 high*/
  1255.     unsigned int eth1sal1;                      /* Ether 1 station addr 1 low */
  1256.     unsigned int eth1sah1;                      /* Ether 1 station addr 1 high*/
  1257.     unsigned int eth1sal2;                      /* Ether 1 station addr 2 low */
  1258.     unsigned int eth1sah2;                      /* Ether 1 station addr 2 high*/
  1259.     unsigned int eth1sal3;                      /* Ether 1 station addr 3 low */
  1260.     unsigned int eth1sah3;                      /* Ether 1 station addr 3 high*/
  1261.     unsigned int eth1rbc;                       /* Ether 1 RX Byte count      */
  1262.     unsigned int eth1rpc;                       /* Ether 1 RX packet count    */
  1263.     unsigned int eth1rupc;                      /* Ether 1 RX under size pkt  */
  1264.     unsigned int eth1rfc;                       /* Ether 1 RX fragment cnt    */
  1265.     unsigned int eth1tbc;                       /* Ether 1 TX Byte count      */
  1266.     unsigned int eth1gpf;                       /* Ether 1 gen pause frame    */
  1267.     unsigned int _u9[50]; 
  1268.     unsigned int eth1mac1;                      /* Ether 1 MAC config 1       */
  1269.     unsigned int eth1mac2;                      /* Ether 2 MAC config 2       */
  1270.     unsigned int eth1ipgt;                      /* Ether 1 btob inter pkt gap */
  1271.     unsigned int eth1ipgr;                      /* Ether 1 non btob IPG       */
  1272.     unsigned int eth1clrt;                      /* Ether 1 col win rtry       */
  1273.     unsigned int eth1maxf;                      /* Ether 1 max frame len      */
  1274.     unsigned int _u10;
  1275.     unsigned int eth1mtest;                     /* Ether 1 MAC test           */
  1276.     unsigned int _u11[8];
  1277.     unsigned int eth1cfsa0;                     /* Ether 1 ctrl frm stat addr0*/
  1278.     unsigned int eth1cfsa1;                     /* Ether 1 ctrl frm stat addr1*/
  1279.     unsigned int eth1cfsa2;                     /* Ether 1 ctrl frm stat addr2*/
  1280.     } ETHERNET1;
  1282. #define ETH1 (*((volatile ETHERNET1 *) ETHERNET1_BASE))
  1283. #endif /*_ASMLANGUAGE*/
  1285. /* New Combo structure for Both Eth0 AND eth1 */
  1287. #if !defined(_ASMLANGUAGE)
  1288. typedef struct ethernetcombo
  1289.     {
  1290.     unsigned int ethintfc;                      /* Ether intfc frame ctrl     */
  1291.     unsigned int ethfifott;                     /* Ether FIFO TX Threshold    */
  1292.     unsigned int etharc;                        /* Ether addr recog logic     */
  1293.     unsigned int ethhash0;                      /* Ether hash table 0         */
  1294.     unsigned int ethhash1;                      /* Ether hash table 1         */
  1295.     unsigned int _u0[4];;                      
  1296.     unsigned int ethpfs;                        /* Ether 1 pause frame stat   */
  1297.     unsigned int ethmcp;                        /* Reserved                   */
  1298.     unsigned int _u1[10];
  1299.     unsigned int ethspare;                      /* Reserved                   */
  1300.     unsigned int _u2[42]; 
  1301.     unsigned int ethsal0;                       /* Ether  stat addr 0 low     */
  1302.     unsigned int ethsah0;                       /* Ether  stat addr 0 high    */
  1303.     unsigned int ethsal1;                       /* Ether  stat addr 1 low     */
  1304.     unsigned int ethsah1;                       /* Ether  stat addr 1 high    */
  1305.     unsigned int ethsal2;                       /* Ether  stat addr 2 low     */
  1306.     unsigned int ethsah2;                       /* Ether  stat addr 2 high    */
  1307.     unsigned int ethsal3;                       /* Ether  stat addr 3 low     */
  1308.     unsigned int ethsah3;                       /* Ether  stat addr 3 high    */
  1309.     unsigned int ethrbc;                        /* Ether  RX  byte count      */
  1310.     unsigned int ethrpc;                        /* Ether  RX  packet count    */
  1311.     unsigned int ethrupc;                       /* Ether  RX under pack cnt   */
  1312.     unsigned int ethrfc;                        /* Ether  RX fragment count   */
  1313.     unsigned int ethtbc;                        /* Ether  TX Byte count       */
  1314.     unsigned int ethgpf;                        /* Ether generate pause frame */
  1315.     unsigned int _u9[50];
  1316.     unsigned int ethmac1;                       /* Ether MAC Config 1         */
  1317.     unsigned int ethmac2;                       /* Ether MAC Config 2         */
  1318.     unsigned int ethipgt;                       /* Ether btob interpacket gap */
  1319.     unsigned int ethipgr;                       /* Ether btob non interpkt gap*/
  1320.     unsigned int ethclrt;                       /* Ether collison win retry   */
  1321.     unsigned int ethmaxf;                       /* Ether max frame length     */
  1322.     unsigned int _u10;
  1323.     unsigned int ethmtest;                      /* Ether MAC Test             */
  1324.     unsigned int miimcfg;                       /* MII Management config      */
  1325.     unsigned int miimcmd;                       /* MII Management command     */
  1326.     unsigned int miimaddr;                      /* MII Management address     */
  1327.     unsigned int miimwtd;                       /* MII Management write data  */
  1328.     unsigned int miimrdd;                       /* MII Management read data   */
  1329.     unsigned int miimind;                       /* MII management indicators  */
  1330.     unsigned int _u11;
  1331.     unsigned int _u12;
  1332.     unsigned int ethcfsa0;                      /* Ether ctrl frame stat addr */
  1333.     unsigned int ethcfsa1;                      /* Ether ctrl frame stat addr */
  1334.     unsigned int ethcfsa2;                      /* Ether ctrl frame stat addr */
  1335.     } ETHERNET_COMBO_STRUCT;
  1337. #define ETHER0 (*((volatile ETHERNET_COMBO_STRUCT *) ETHERNET0_BASE))
  1338. #define ETHER1 (*((volatile ETHERNET_COMBO_STRUCT *) ETHERNET1_BASE))
  1340. #endif /*_ASMLANGUAGE*/
  1342. /* I2C interface */
  1344. #define I2C_BASE          0xB8070000
  1345. #if !defined(_ASMLANGUAGE)
  1346. typedef struct i2cstruct
  1347.     {
  1348.     unsigned int i2cc;                          /* I2C bus control            */
  1349.     unsigned int i2cdi;                         /* I2C Bus data input         */
  1350.     unsigned int i2cdo;                         /* I2C Bus data output        */
  1351.     unsigned int i2ccp;                         /* I2C Bus clock prescalar    */
  1352.     unsigned int i2cmcmd;                       /* I2C Bus master command     */
  1353.     unsigned int i2cms;                         /* I2C Bus master status      */
  1354.     unsigned int i2cmsm;                        /* I2C Bus master status mask */
  1355.     unsigned int i2css;                         /* I2C Bus slave status       */
  1356.     unsigned int i2cssm;                        /* I2C Bus slave status mask  */
  1357.     unsigned int i2csaddr;                      /* I2C Bus slave address      */
  1358.     unsigned int i2csack;                       /* I2C Bus slave acknowledge  */
  1359.     } I2C_STRUCT;
  1361. #define I2C (*((volatile I2C_STRUCT *) I2C_BASE))
  1362. #endif /*_ASMLANGUAGE*/
  1364. /* I2CC register */
  1366. #define I2CC_MEN            (1<<0)              /* MEN bit                    */
  1367. #define I2CC_SEN            (1<<1)              /* SEN bit                    */
  1368. #define I2CC_IOM            (1<<2)              /* IOM bit                    */
  1370. /* I2CMCMD register   */
  1372. #define NOP                  0  
  1373. #define START                1
  1374. #define STOP                 2
  1375. #define RD                   4
  1376. #define RDACK                5
  1377. #define WD                   6
  1378. #define WDACK                7
  1380. #define I2CMCMD_CMD(i)      ((i&0xffff)<<0)     /* CMD field                  */
  1382. /* I2CMS register */
  1384. #define I2CMS_D             (1<<0)              /* D bit                      */
  1385. #define I2CMS_NA            (1<<1)              /* No ACK bit                 */
  1386. #define I2CMS_LA            (1<<2)              /* LA bit                     */
  1387. #define I2CMS_ERR           (1<<3)              /* ERR bit                    */
  1389. /* I2CSS register */
  1391. #define I2CSS_RR            (1<<0)              /* RR bit                     */
  1392. #define I2CSS_WR            (1<<1)              /* WR bit                     */
  1393. #define I2CSS_SA            (1<<2)              /* SA bit                     */
  1394. #define I2CSS_TF            (1<<3)              /* TF bit                     */
  1395. #define I2CSS_GC            (1<<4)              /* GC bit                     */
  1396. #define I2CSS_NA            (1<<5)              /* No ACK bit                 */
  1397. #define I2CSS_ERR           (1<<6)              /* ERR bit                    */
  1399. /* I2CSADDR register */
  1401. #define I2CSADDR_ADDR(i)    ((i&0x3ff)<<0)      /* ADDR field                 */
  1402. #define I2CSADDR_GC         (1<<10)             /* GC bit                     */
  1403. #define I2CSADDR_A10        (1<<11)             /* A10 bit                    */
  1405. /*I2CSACK register  */
  1407. #define I2CSACK_ACK         (1<<0)              /* ACK bit                    */
  1409. /*I2CCP register  */
  1411. #define I2CCP_DIV(i)        ((i&0xffff)<<0)     /* DIV field                  */
  1413. /*I2CDI register  */
  1415. #define I2CDI_DATA(i)       ((i&0xffff)<<0)     /* DATA field                 */
  1417. /*I2CDO register  */
  1419. #define I2CDO_DATA(i)       ((i&0xffff)<<0)     /* DATA field                 */
  1424. /* SPI interface  */
  1425.  
  1426. #define SPI_BASE          0xB8078000
  1427. #if !defined(_ASMLANGUAGE)
  1428. typedef struct spistruct
  1429.     {
  1430.     unsigned int spcp;                          /* SPI Clock Prescalar        */
  1431.     unsigned int spc;                           /* SPI control                */
  1432.     unsigned int sps;                           /* SPI Status                 */
  1433.     unsigned int spd;                           /* SPI Data                   */
  1434.     unsigned int siofunc;                       /* Serial I/O Function        */
  1435.     unsigned int siocfg;                        /* Serial I/O Config          */
  1436.     unsigned int siod;                          /* Serial I/O Data            */
  1437.     } SPI_STRUCT;
  1439. #define SPI (*((volatile SPI_STRUCT *) SPI_BASE))
  1440. #endif /*_ASMLANGUAGE*/
  1442. /* SPI Clock PreScalar  Register ( SPCP ) */
  1444. #define SPCP_DIV            ((i&0xff)<<0)             
  1446. /* SPI Control  Register ( SPC ) */
  1448. #define SPC_SPR            ((i&0x3)<<0)             
  1449. #define SPC_CPHA           (1<<2)             
  1450. #define SPC_CPOL           (1<<3)             
  1451. #define SPC_MSTR           (1<<4)             
  1452. #define SPC_SPE            (1<<6)             
  1453. #define SPC_SPIE           (1<<7)             
  1455. /* SPI Status  Register ( SPS )  */
  1457. #define SPS_MODF           (1<<4)             
  1458. #define SPS_WCOL           (1<<6)             
  1459. #define SPS_SPIF           (1<<7)             
  1461. /* SPI Data   Register ( SPD )  */
  1463. #define SPD_DATA            ((i&0xff)<<0)             
  1465. /* Serial IO Function  Register ( SIOFUNC ) */
  1467. #define SIOFUNC_SDO           (1<<0)             
  1468. #define SIOFUNC_SDI           (1<<1)             
  1469. #define SIOFUNC_SCK           (1<<2)             
  1470. #define SIOFUNC_PCI           (1<<3) 
  1472. /* Serial IO Config  Register ( SIOCFG )  */
  1474. #define SIOCFG_SDO           (1<<0)             
  1475. #define SIOCFG_SDI           (1<<1)             
  1476. #define SIOCFG_SCK           (1<<2)             
  1477. #define SIOCFG_PCI           (1<<3) 
  1478.             
  1479. /* Serial IO Data  Register ( SIOD )  */
  1481. #define SIOD_SDO           (1<<0)             
  1482. #define SIOD_SDI           (1<<1)             
  1483. #define SIOD_SCK           (1<<2)             
  1484. #define SIOD_PCI           (1<<3) 
  1489. /* PCI interface */
  1490.  
  1491. #define PCI_BASE          0xB8080000
  1493. #if !defined(_ASMLANGUAGE)
  1494. typedef struct pcistruct
  1495.     {
  1496.     unsigned int pcic;                          /* PCI Control                */
  1497.     unsigned int pcis;                          /* PCI Status                 */
  1498.     unsigned int pcism;                         /* PCI status mask            */
  1499.     unsigned int pcicfga;                       /* PCI Config address         */
  1500.     unsigned int pcicfgd;                       /* PCI Config Data            */
  1501.     unsigned int pcilba0;                       /* PCI lcl base addr 0        */
  1502.     unsigned int pcilba0c;                      /* PCI lcl base addr 0 ctrl   */
  1503.     unsigned int pcilba0m;                      /* PCI lcl base addr 0 mapp   */
  1504.     unsigned int pcilba1;                       /* PCI lcl base addr 1        */
  1505.     unsigned int pcilba1c;                      /* PCI lcl base addr 1 ctrl   */
  1506.     unsigned int pcilba1m;                      /* PCI lcl base addr 1 mapp   */
  1507.     unsigned int pcilba2;                       /* PCI lcl base addr 2        */
  1508.     unsigned int pcilba2c;                      /* PCI lcl base addr 2 ctrl   */
  1509.     unsigned int pcilba2m;                      /* PCI lcl base addr 2 mapp   */
  1510.     unsigned int pcilba3;                       /* PCI lcl base addr 3        */
  1511.     unsigned int pcilba3c;                      /* PCI lcl base addr 2 ctrl   */
  1512.     unsigned int pcilba3m;                      /* PCI lcl base addr 3 mapp   */
  1513.     unsigned int pcidac;                        /* PCI decoup access ctrl     */
  1514.     unsigned int pcidas;                        /* PCI decoup access stat     */
  1515.     unsigned int pcidasm;                       /* PCI decoup access stat mask*/
  1516.     unsigned int pcidad;                        /* PCI decoup access data     */
  1517.     unsigned int pcidma8c;                      /* PCI DMA 8 Config           */
  1518.     unsigned int pcidma9c;                      /* PCI DMA 9 Config           */
  1519.     unsigned int pcitc;                         /* PCI Target ctrl            */
  1520.     unsigned int pcispare0;
  1521.     unsigned int pcispare1;
  1522.     } PCI_STRUCT;
  1524. #define PCI (*((volatile PCI_STRUCT *) PCI_BASE))
  1525. #endif /*_ASMLANGUAGE*/
  1527. /* PCI Control  Register ( PCIC )  */
  1529. #define PCIC_EN            (1<<0)             
  1530. #define PCIC_TNR           (1<<1)             
  1531. #define PCIC_SCE           (1<<2)             
  1532. #define PCIC_IEN           (1<<3)             
  1533. #define PCIC_AAA           (1<<4)             
  1534. #define PCIC_EAP           (1<<5)             
  1535. #define PCIC_PCIM(i)       ((i&0x7)<<6)             
  1536. #define PCIC_IGM           (1<<9)             
  1538. /* PCI Status  Register ( PCIS )  */
  1540. #define PCIS_EED           (1<<0)       
  1541. #define PCIS_WR            (1<<1)       
  1542. #define PCIS_NMI           (1<<2)       
  1543. #define PCIS_II            (1<<3)       
  1544. #define PCIS_CWE           (1<<4)       
  1545. #define PCIS_CRE           (1<<5)       
  1546. #define PCIS_MDPE          (1<<6)       
  1547. #define PCIS_STA           (1<<7)       
  1548. #define PCIS_RTA           (1<<8)       
  1549. #define PCIS_RMA           (1<<9)       
  1550. #define PCIS_SSE           (1<<10)       
  1551. #define PCIS_OSE           (1<<11)       
  1552. #define PCIS_PE            (1<<12)       
  1553. #define PCIS_TAE           (1<<13)       
  1554. #define PCIS_RLE           (1<<14)       
  1555. #define PCIS_BME           (1<<15)       
  1556. #define PCIS_PRD           (1<<16)       
  1557. #define PCIS_RIP           (1<<17)       
  1559. /* PCI Status Mask Register ( PCISM ) */
  1561. #define PCISM_EED           (1<<0)       
  1562. #define PCISM_WR            (1<<1)       
  1563. #define PCISM_NMI           (1<<2)       
  1564. #define PCISM_II            (1<<3)       
  1565. #define PCISM_CWE           (1<<4)       
  1566. #define PCISM_CRE           (1<<5)       
  1567. #define PCISM_MDPE          (1<<6)       
  1568. #define PCISM_STA           (1<<7)       
  1569. #define PCISM_RTA           (1<<8)       
  1570. #define PCISM_RMA           (1<<9)       
  1571. #define PCISM_SSE           (1<<10)       
  1572. #define PCISM_OSE           (1<<11)       
  1573. #define PCISM_PE            (1<<12)       
  1574. #define PCISM_TAE           (1<<13)       
  1575. #define PCISM_RLE           (1<<14)       
  1576. #define PCISM_BME           (1<<15)       
  1577. #define PCISM_PRD           (1<<16)       
  1578. #define PCISM_RIP           (1<<17)       
  1580. /* PCI Configuration address Register ( PCICFGA ) */
  1582. #define PCICFGA_REG(i)         ((i&0x3f)<<2)       
  1583. #define PCICFGA_FUNC(i)        ((i&0x7)<<8)       
  1584. #define PCICFGA_DEV(i)         ((i&0x1f)<<11)       
  1585. #define PCICFGA_BUS(i)         ((i&0xff)<<16)       
  1586. #define PCICFGA_EN             (1<<31)       
  1588. /* PCI Configuration data Register ( PCICFD ) */
  1590. #define PCICFGD_DATA(i)        ((i&0xffffffff)<<0)       
  1592. /* PCI Local Base Address 0/1/2/3 Register ( PCILBAx ) */
  1594. #define PCILBAX_BADDR(i)          ((i&0xffffff)<<8)       
  1597. /* PCI Local Base Address 0/1/2/3  Control Register ( PCILBAxC ) */
  1599. #define PCILBAXC_MSI           (1<<0)       
  1600. #define PCILBAXC_SIZE(i)       ((i&0x1f)<<2)       
  1601. #define PCILBAXC_SB            (1<<7)       
  1602. #define PCILBAXC_RT            (1<<8)       
  1605. /* Local Base Address 0/1/2/3 mapping Register ( PCILBAxM ) */
  1607. #define PCILBAXM_MADDR(i)       ((i&0xffffff)<<8)       
  1609. /* PCI  Decoupled Access  control   Register ( PCIDAC ) */
  1611. #define PCIDAC_DEN          (1<<0)       
  1613. /* PCI  Decoupled Access  Status   Register ( PCIDAS ) */
  1615. #define PCIDAS_D            (1<<0)       
  1616. #define PCIDAS_B            (1<<1)       
  1617. #define PCIDAS_E            (1<<2)       
  1618. #define PCIDAS_OFE          (1<<3)       
  1619. #define PCIDAS_OFF          (1<<4)       
  1620. #define PCIDAS_IFE          (1<<5)       
  1621. #define PCIDAS_IFF          (1<<6)       
  1623. /* PCI  Decoupled Access  Status  Mask  Register ( PCIDASM ) */
  1625. #define PCIDASM_D            (1<<0)       
  1626. #define PCIDASM_B            (1<<1)       
  1627. #define PCIDASM_E            (1<<2)       
  1628. #define PCIDASM_OFE          (1<<3)       
  1629. #define PCIDASM_OFF          (1<<4)       
  1630. #define PCIDASM_IFE          (1<<5)       
  1631. #define PCIDASM_IFF          (1<<6)       
  1633. /* PCI  Decoupled Access Data  Register ( PCIDAD ) */
  1635. #define PCIDAD_DATA(i)       ((i&0xffffffff)<<0)       
  1637. /* PCI  DMA Channel 8  Configuration  Register ( PCIDMA8C ) */
  1639. #define PCIDMA8C_MBS(i)      ((i&0xfff)<<0)       
  1640. #define PCIDMA8C_OUR         (1<<12)
  1642. /* PCI  DMA Channel 9  Configuration  Register ( PCIDMA9C ) */
  1644. #define PCIDMA9C_MBS(i)          ((i&0xfff)<<0)       
  1646. /* PCI  Target Control Register ( PCITC )  */
  1648. #define PCITC_RTIMER(i)       ((i&0xff)<<0)       
  1649. #define PCITC_DTIMER(i)       ((i&0xff)<<8)       
  1650. #define PCITC_RDR             (1<<18)       
  1651. #define PCITC_DDT             (1<<19)       
  1653. /* Vendor  ID  Register ( VENDOR_ID )  */
  1655. #define VENDOR_ID_ID(i)     ((i&0xffff)<<0)       
  1657. /* Device  ID  Register ( DEVICE_ID ) */
  1659. #define DEVICE_ID_ID(i)     ((i&0xffff)<<0)       
  1661. /* Command   Register ( COMMAND )  */
  1663. #define COMMAND_IO     (1<<0)       
  1664. #define COMMAND_MEM    (1<<1)       
  1665. #define COMMAND_BM     (1<<2)       
  1666. #define COMMAND_MWI    (1<<4)       
  1667. #define COMMAND_PEN    (1<<6)       
  1668. #define COMMAND_SEN    (1<<8)       
  1669. #define COMMAND_FBB    (1<<9)       
  1671. /* Status   Register ( STATUS )  */
  1673. #define STATUS_M66     (1<<5)       
  1674. #define STATUS_FBB     (1<<7)       
  1675. #define STATUS_MDPE     (1<<8)       
  1676. #define STATUS_DST(i)  ((i&0x3)<<9)       
  1677. #define STATUS_STA     (1<<11)       
  1678. #define STATUS_RTA     (1<<12)       
  1679. #define STATUS_RMA     (1<<13)       
  1680. #define STATUS_SSE     (1<<14)       
  1681. #define STATUS_PE      (1<<15)       
  1683. /* Revision ID   Register ( REVISION_ID )  */
  1685. #define REVISION_ID_ID(i) ((i&0xff)<<0)       
  1687. /* Class Code   Register ( CLASS_CODE )  */
  1689. #define CLASS_CODE_CCV(i) ((i&0xffffff)<<0)       
  1691. /* Cache Line Size  Register ( CACHE_LINE_SIZE ) */
  1693. #define CACHE_LINE_SIZE_CLS(i) ((i&0xff)<<0)       
  1695. /* Master Latency  Register ( MASTER_LATENCY )  */
  1697. #define MASTER_LATENCY_ML(i) ((i&0x3f)<<2)       
  1699. /* Header Type  Register ( HEADER_TYPE )  */
  1701. #define HEADER_TYPE_HT(i)   ((i&0xff)<<0)       
  1703. /* Bist   Register ( BIST )  */
  1705. #define BIST_BIST(i)   ((i&0xff)<<0)       
  1707. /* PCI Base Address x   Register ( PBAx )  */
  1709. #define PBAX_MSI       (1<<0)       
  1710. #define PBAX_P         (1<<3)       
  1711. #define PBAX_BADDR(i)  ((i&0xffffff)<<8)       
  1713. /* Subsystem Vendor ID  Register ( SUBSYSTEM_VENDOR_ID ) */
  1715. #define SUBSYSTEM_VENDOR_ID_SVI(i)    ((i&0xffff)<<0)       
  1717. /* Subsystem   ID  Register ( SUBSYSTEM_ID ) */
  1719. #define SUBSYSTEM_ID_SI(i)    ((i&0xffff)<<0)       
  1721. /* Interrupt  Line  Register ( INTERRUPT_LINE ) */
  1723. #define INTERRUPT_LINE_IL(i)    ((i&0xff)<<0)       
  1725. /* Interrupt  Pin  Register ( INTERRUPT_PIN ) */
  1727. #define INTERRUPT_PIN_IP(i)    ((i&0xff)<<0)       
  1729. /* Minimum  Grant  Register ( MIN_GNT ) */
  1731. #define MIN_GNT_MIN_GNT(i)   ((i&0xff)<<0)       
  1733. /* Maximum  Latency  Register ( MAX_LAT ) */
  1735. #define MAX_LAT_MAX_LAT(i)  ((i&0xff)<<0)       
  1737. /* Target Ready Timeout  Register ( TRDY_TIMEOUT ) */
  1739. #define TRDY_TIMEOUT_TT(i)  ((i&0xff)<<0)       
  1741. /* Retry Limit Register ( RETRY_LIMIT ) */
  1743. #define RETRY_LIMIT_RL(i)  ((i&0xff)<<0)       
  1746. /* PCI Base Address x  Control Register ( PBAxC ) */
  1748. #define PBAXC_MSI     (1<<0)       
  1749. #define PBAXC_P       (1<<1)       
  1750. #define PBAXC_SIZE(i) ((i&0x1f)<<2)       
  1751. #define PBAXC_SB      (1<<7)       
  1752. #define PBAXC_PP      (1<<8)       
  1753. #define PBAXC_MR(i)   ((i&0x3)<<9)       
  1754. #define PBAXC_MRL     (1<<11)       
  1755. #define PBAXC_MRM     (1<<12)       
  1756. #define PBAXC_TRP     (1<<13)       
  1758. /* PCI Base Address x  Mapping Register ( PBAxM )  */
  1760. #define PBAXM_MADDR(i)  ((i&0xffffff)<<8)       
  1762. /* PCI Management Register ( PMGT ) */
  1764. #define PMGT_WR   (1<<0)       
  1765. #define PMGT_NMI  (1<<1)       
  1770. /* PCI messaging interface */
  1772. #define PCI_MSG_BASE      0xB8088010
  1774. #if !defined(_ASMLANGUAGE)
  1775. typedef struct pcimsgstruct
  1776.     {
  1777.     unsigned int pciim0;                        /* PCI Inbound Message 0      */
  1778.     unsigned int pciim1;                        /* PCI Inbound Message 1      */
  1779.     unsigned int pciom0;                        /* PCI Outbound Message 0     */
  1780.     unsigned int pciom1;                        /* PCI Outbound Message 1     */
  1781.     unsigned int pciid;                         /* PCI Inbound Doorbell       */
  1782.     unsigned int pciiic;                        /* PCI Inbound Interrupt Cause*/
  1783.     unsigned int pciiim;                        /* PCI Inbound Interrupt mask */
  1784.     unsigned int pciod;                         /* PCI Outbound Doorbell      */
  1785.     unsigned int pcioic;                        /* PCI Outbound Interrupt Caus*/
  1786.     unsigned int pcioim;                        /* PCI Outbound Interrupt Mask*/
  1787.     } PCI_MSG_STRUCT;
  1789. #define PCI_MSG (*((volatile PCI_MSG_STRUCT *) PCI_MSG_BASE))
  1790. #endif /*_ASMLANGUAGE*/
  1792. /* PCI  Inbound Message 0 Register ( PCIIM0 ) */
  1794. #define PCIIM0_MSG(i)       ((i&0xffffffff)<<0)       
  1796. /* PCI  Inbound Message 1 Register ( PCIIM1 ) */
  1797.  
  1798. #define PCIIM1_MSG(i)       ((i&0xffffffff)<<0)       
  1800. /* PCI  Outbound Message 0 Register ( PCIOM0 ) */
  1802. #define PCIOM0_MSG(i)       ((i&0xffffffff)<<0)       
  1804. /* PCI  Outbound Message 1 Register ( PCIOM1 ) */
  1806. #define PCIOM1_MSG(i)       ((i&0xffffffff)<<0)       
  1808. /* PCI  Inbound doorbell  Register ( PCIID ) */
  1810. #define PCIID_INDOOR(i)     ((i&0xffffffff)<<0)       
  1812. /* PCI  Inbound Interrupt cause  Register ( PCIIIC ) */
  1814. #define PCIIIC_IM0       (1<<0)       
  1815. #define PCIIIC_IM1       (1<<1)       
  1816. #define PCIIIC_ID        (1<<2)       
  1818. /* PCI  Inbound Interrupt mask  Register ( PCIIIM ) */
  1820. #define PCIIIM_IM0       (1<<0)       
  1821. #define PCIIIM_IM1       (1<<1)       
  1822. #define PCIIIM_ID        (1<<2)       
  1825. /* PCI  Outbound doorbell  Register ( PCIOD ) */
  1827. #define PCIOD_OUTDOOR(i)       ((i&0xffffffff)<<0)       
  1830. /* PCI  Outbound Interrupt cause  Register ( PCIOIC ) */
  1832. #define PCIOIC_OM0       (1<<0)       
  1833. #define PCIOIC_OM1       (1<<1)       
  1834. #define PCIOIC_OD        (1<<2)       
  1837. /* PCI  Outbound Interrupt mask  Register ( PCIOIM ) */
  1839. #define PCIIOM_OM0       (1<<0)       
  1840. #define PCIIOM_OM1       (1<<1)       
  1841. #define PCIIOM_OD        (1<<2)       
  1846. /* IPBus Monitor */
  1848. #define IPMON_BASE        0xB8090000
  1849. #if !defined(_ASMLANGUAGE)
  1850. typedef struct ipmonstruct
  1851.     {
  1852.     unsigned int ipbmtcfg;                      /* IPBusMON  trigger config   */
  1853.     unsigned int ipbmts;                        /* IPBusMON trigger select    */
  1854.     unsigned int ipbmmt;                        /* IPBusMON Manual trigger    */
  1855.     unsigned int ipbmtc0;                       /* IPBusMON trigger cond 0    */
  1856.     unsigned int ipbmtc1;                       /* IPBusMON trigger cond 1    */
  1857.     unsigned int ipbmtc2;                       /* IPBusMON trigger cond 2    */
  1858.     unsigned int ipbmtc3;                       /* IPBusMON trigger cond 3    */
  1859.     unsigned int ipbmfs;                        /* IPBusMON filter select     */
  1860.     unsigned int ipbmfc0;                       /* IPBusMON Filter control 0  */
  1861.     unsigned int ipbmfc1;                       /* IPBusMON Filter control 1  */
  1862.     unsigned int ipbmfc2;                       /* IPBusMON Filter control 2  */
  1863.     unsigned int ipbmrc;                        /* IPBusMON Record control    */
  1864.     unsigned int ipbmtt;                        /* IPBusMON Trigger time      */
  1865.     unsigned int ipbmtp;                        /* IPBusMON Trigger position  */
  1866.     unsigned int emc;                           /* Event monitor control      */
  1867.     unsigned int em0compare;                    /* Event monitor 0 compare    */
  1868.     unsigned int em0count;                      /* Event monitor 0 count      */
  1869.     unsigned int em1count;                      /* Event monitor 1 count      */
  1870.     unsigned int em2count;                      /* Event monitor 2 count      */
  1871.     unsigned int em3count;                      /* Event monitor 3 count      */
  1872.     unsigned int em4count;                      /* Event monitor 4 count      */
  1873.     unsigned int em5count;                      /* Event monitor 5 count      */
  1874.     unsigned int em6count;                      /* Event monitor 6 count      */
  1875.     unsigned int em7count;                      /* Event monitor 7 count      */
  1876. } IPMON_STRUCT;
  1878. #define IPMON (*((volatile IPMON_STRUCT *) IPMON_BASE))
  1879. #endif /*_ASMLANGUAGE*/
  1881. /* IPBus Monitor trigger config register */
  1883. #define IPBMTCFG_EN           (1<<0)
  1884. #define IPBMTCFG_RC           (1<<1)
  1885. #define IPBMTCFG_RA           (1<<2)
  1886. #define IPBMTCFG_FT           (1<<3)
  1887. #define IPBMTCFG_TC           (1<<4)
  1888. #define IPBMTCFG_TIP          (1<<5)
  1889. #define IPBMTCFG_TOM(i)       ((i&0x3)<<6)
  1890. #define IPBMTCFG_TCOUNT(i)    ((i&0xff)<<8)
  1891. #define IPBMTCFG_RTCOUNT(i)   ((i&0xff)<<16)
  1892. #define IPBMTCFG_DIE          (1<<24)
  1895. /* IPBus Monitor trigger select register */
  1897. #define IPBMTS_A             (1<<0)
  1898. #define IPBMTS_OP            (1<<1)
  1899. #define IPBMTS_D             (1<<2)
  1900. #define IPBMTS_MG            (1<<3)
  1901. #define IPBMTS_MR            (1<<4)
  1902. #define IPBMTS_IR            (1<<5)
  1903. #define IPBMTS_WTO           (1<<6)
  1904. #define IPBMTS_UAE           (1<<7)
  1905. #define IPBMTS_SAE           (1<<8)
  1906. #define IPBMTS_BTO           (1<<9)
  1907. #define IPBMTS_WR            (1<<10)
  1908. #define IPBMTS_ET            (1<<11)
  1909. #define IPBMTS_TRW           (1<<12)
  1910. #define IPBMTS_EM0           (1<<13)
  1911. #define IPBMTS_MT            (1<<14)
  1914. /* IPBus Monitor trigger condition  register */
  1916. #define IPBMTC3_MG(i)        ((i&0x1f)<<0)
  1917. #define IPBMTC3_MR(i)        ((i&0x1ffff)<<5)
  1918. #define IPBMTC3_MRM          (1<<22)
  1919. #define IPBMTC3_IR(i)        ((i&0x1f)<<23)
  1920. #define IPBMTC3_RW           (1<<28)
  1922. /* IP Bus monitor filter select  register */
  1924. #define IPBMFS_EN            (1<<0)
  1925. #define IPBMFS_FC(i)         ((i&0x3)<<1)
  1926. #define IPBMFS_A             (1<<3)
  1927. #define IPBMFS_BMS           (1<<4)
  1928. #define IPBMFS_OP            (1<<5)
  1930. /* IP Bus monitor filter control  register */
  1932. #define IPBMFC2_BMS(i)       ((i&0x1ffff)<<0)
  1933. #define IPBMFC2_RW           (1<<17)
  1935. /* IPBus monitor record control register */
  1937. #define IPBMRC_IPBMBASE(i)   ((i&0x7ff)<<0)
  1938. #define IPBMRC_FTRL(i)       ((i&0x7ff)<<11)
  1939. #define IPBMRC_DW            (1<<22)
  1941. /* IPBus Monitor trigger position register */
  1943. #define IPBMTP_ADDR(i)       ((i&0x7ff)<<0)
  1944. #define IPBMTP_TAE           (1<<11)
  1946. /* IPBus Monitor trigger time register */
  1948. #define IPBMTT_TS(i)         ((i&0x3ffffff)<<0)
  1950. /* Event monitor control  register */
  1952. #define EMC_FRZ              (1<<0)
  1953. #define EMC_CLR              (1<<1)
  1954. #define EMC_ZOR              (1<<2)
  1956. /* Event monitor Control COUNT register */
  1958. #define EMXCOUNT_COUNT(i)    ((i&0xffffff)<<0)
  1959. #define EMXCOUNT_OVR         (1<<24)
  1960. #define EMXCOUNT_SEL(i)      ((i&0x3f)<<26)
  1962. /* Event monitor compare  register */
  1964. #define EM0COMPARE_COMPARE(i) ((i&0xffffff)<<0)
  1965. #define EM0COMPARE_DIE       (1<<30)
  1966. #define EM0COMPARE_T         (1<<31)
  1967.  
  1968. /* Define Event Counter Index Numbers */
  1970. #define EC_CPU_INST_COMPLETE         0          /* CPU Inst executed          */
  1971. #define EC_CPU_ICACHE_MISS           1          /* CPU Inst cache miss        */
  1972. #define EC_CPU_DCACHE_HIT            2          /* CPU Data cache hit         */
  1973. #define EC_CPU_DCACHE_MISS           3          /* CPU Data cache Miss        */
  1974. #define EC_CPU_JOINT_TLB_MISS        4          /* CPU joint TLB miss         */
  1975. #define EC_CPU_INST_TLB_MISS         5          /* CPU Inst TLB Miss          */
  1976. #define EC_CPU_DATA_TLB_MISS         6          /* CPU Data TLB Miss          */
  1977. #define EC_MAX_IPBUS_WAIT_CYCLES     7          /* Max num WS in IPBus tran   */
  1978. #define EC_ICLKS                     8          /* Rising edge of IPBus clk   */
  1979. #define EC_EVENT_MON_TRIGGERS        9          /* Event monitor trigger event*/
  1980. #define EC_FINAL_TRIGGERS            10         /* IPMon final trigg event    */
  1981. #define EC_PM_BUS_TRANS              11         /* PMBus transaction          */
  1982. #define EC_PM_BUS_CPU_TRANS          12         /* PMBus CPU Transaction      */
  1983. #define EC_PM_BUS_IPB_TRANS          13         /* PMBus IPBus Transaction    */
  1984. #define EC_PM_BUS_SNEAK_TRANS        14         /* PMBus Sneak transaction    */
  1985. #define EC_PM_BUS_ICLK_DELAY         15         /* PMBus Delay                */
  1986. #define EC_DDR_READ_TRANS            16         /* DDR Read transaction       */
  1987. #define EC_DDR_WRITE_TRANS           17         /* DDR Write Transaction      */
  1988. #define EC_GRANT_TO_CMTC0            18         /* IPBus arb grants bus to a  */
  1989.                                                 /* Bus master with CMTC = 0   */
  1990. #define EC_DWORDS_WRITTEN_BY_IPBM    19         /* num double words  written  */
  1991.                                                 /* by on chip Mem to IPBus Mon*/
  1992. #define EC_IP_BUS_TRANS              20         /* IPBus Transaction          */
  1993. #define EC_IP_BUS_IDLE_CYCLES        21         /* IPBus idle cycle           */
  1994. #define EC_IP_BM0_BYTES              22         /* IPBus mast ind 0 Byte tran */
  1995. #define EC_IP_BM1_BYTES              23         /* IPBus mast ind 1 Byte tran */
  1996. #define EC_IP_BM2_BYTES              24         /* IPBus mast ind 2 Byte tran */
  1997. #define EC_IP_BM3_BYTES              25         /* IPBus mast ind 3 Byte tran */
  1998. #define EC_IP_BM4_BYTES              26         /* IPBus mast ind 4 Byte tran */
  1999. #define EC_IP_BM5_BYTES              27         /* IPBus mast ind 5 Byte tran */
  2000. #define EC_IP_BM6_BYTES              28         /* IPBus mast ind 6 Byte tran */
  2001. #define EC_IP_BM7_BYTES              29         /* IPBus mast ind 7 Byte tran */
  2002. #define EC_IP_BM8_BYTES              30         /* IPBus mast ind 8 Byte tran */
  2003. #define EC_IP_BM9_BYTES              31         /* IPBus mast ind 9 Byte tran */
  2004. #define EC_IP_BM10_BYTES             32         /* IPBus mast ind 10 Byte tran*/
  2005. #define EC_IP_BM11_BYTES             33         /* IPBus mast ind 11 Byte tran*/
  2006. #define EC_IP_BM12_BYTES             34         /* IPBus mast ind 12 Byte tran*/
  2007. #define EC_IP_BM14_BYTES             35         /* IPBus mast ind 14 Byte tran*/
  2008. #define EC_IP_BM15_BYTES             36         /* IPBus mast ind 15 Byte tran*/
  2009. #define EC_IP_BM16_BYTES             37         /* IPBus mast ind 16 Byte tran*/
  2010. #define EC_MAX_IPBUS_IDLE_CYCLES     38         /* Max num of idle cyles betwn*/
  2011.                                                 /* IPBus Transactions         */
  2012. #define EC_IP_BUS_READ_TRANS         39         /* IPBus read transactions    */
  2013. #define EC_IP_BUS_WRITE_TRANS        40         /* IPBus write transaction    */
  2014. #define EC_IP_BUS_1_TO_16_BYTES      41         /* IPBus tran that transferred*/
  2015.                                                 /* Between 1 and 16 bytes     */
  2016. #define EC_IP_BUS_17_TO_32_BYTES     42         /* IPBus tran that transferred*/
  2017.                                                 /* Between 17 and 32 bytes    */
  2018. #define EC_IP_BUS_33_TO_48_BYTES     43         /* IPBus tran that transferred*/
  2019.                                                 /* Between 33 and 48 bytes    */
  2020. #define EC_IP_BUS_49_TO_64_BYTES     44         /* IPBus tran that transferred*/
  2021.                                                 /* Between 49 and 64 bytes    */
  2022. #define EC_IP_BUS_UNALIGNED_TRANS    45         /* IPBus Unaligned trans tran */
  2023. #define EC_IP_BUS_MERGE_TRANS        46         /* num of IPBus trans merges  */
  2024. #define EC_IP_BM0_TRANS              47         /* IPBus master index 0 trans */
  2025. #define EC_IP_BM1_TRANS              48         /* IPBus master index 1 trans */
  2026. #define EC_IP_BM2_TRANS              49         /* IPBus master index 2 trans */
  2027. #define EC_IP_BM3_TRANS              50         /* IPBus master index 3 trans */
  2028. #define EC_IP_BM4_TRANS              51         /* IPBus master index 4 trans */
  2029. #define EC_IP_BM5_TRANS              52         /* IPBus master index 5 trans */
  2030. #define EC_IP_BM6_TRANS              53         /* IPBus master index 6 trans */
  2031. #define EC_IP_BM7_TRANS              54         /* IPBus master index 7 trans */
  2032. #define EC_IP_BM8_TRANS              55         /* IPBus master index 8 trans */
  2033. #define EC_IP_BM9_TRANS              56         /* IPBus master index 9 trans */
  2034. #define EC_IP_BM10_TRANS             57         /* IPBus master index 10 trans*/
  2035. #define EC_IP_BM11_TRANS             58         /* IPBus master index 11 trans*/
  2036. #define EC_IP_BM12_TRANS             59         /* IPBus master index 12 trans*/
  2037. #define EC_EXT_BUS_MASTER_GRANTS     60         /* Ext mem and peripheral     */
  2038.                                                 /* bus master grnt            */
  2039. #define EC_IP_BM14_TRANS             61         /* IPBus master index 13 trans*/
  2040. #define EC_IP_BM15_TRANS             62         /* IPBus master index 14 trans*/
  2041. #define EC_IP_BM16_TRANS             63         /* IPBus master index 15 trans*/
  2046. /* On-Chip memory */
  2047.  
  2048. #define OCM_BASE          0xB8098000
  2049. #if !defined(_ASMLANGUAGE)
  2050. typedef struct ocmstruct
  2051.     {
  2052.     unsigned int ocmbase;                       /* On chip memory base        */
  2053.     unsigned int ocmmask;                       /* On Chip memory mask        */
  2054.     } OCM_STRUCT;
  2056. #define OCM (*((volatile OCM_STRUCT *) OCM_BASE))
  2057. #endif /*_ASMLANGUAGE*/
  2059.  
  2061. #endif /*RC32438_H */